随着集成电路制造技术的飞速发展,芯片的集成度和速度不断提高,但是单位面积上的功耗却一直呈现上升趋势。功耗已经成为所有IC设计者必须考虑的因素,对功耗进行优化是目前每个IC设计企业必不可少的环节。论文主要对数字集成电路功耗的来源和优化方法进行了研究,分别从系统级、算法级、寄存器传输级、逻辑门级、版图级以及电路级分析了低功耗的优化方法,并使用Synopsys公司的Design Compiler和Prime Power分析工具对具体电路综合后面积和功耗的优化效果进行分析,得到可靠的优化数据来指导数字集成电路的设计。论文首先阐述了低功耗优化设计的研究背景,综述了国内外低功耗技术在数字集成电路设计中的发展和现状。其次,分析了实用的功耗估计和优化的方法。其中主要对门级和寄存器传输级(RTL)的低功耗优化方法进行了论述,并通过对具体的电路进行实验得到了各种方法的实际优化效果。在门级的低功耗优化中,对单元映射和公因子提取这两种优化方法进行了具体电路的EDA实现,得到了简单逻辑电路单元映射到基于TSMC 0.18um工艺的标准单元的优化效果。在寄存器传输级的低功耗优化中,对门控时钟的优化方法进行了具体电路的EDA实现,得到了门控时钟对于一般电路的优化效果。论文还说明了代码风格优化对数字集成电路综合后面积、功耗等因素的影响。最后,论文对数字集成电路有限状态机的低功耗设计方法进行了阐述,分析了有限状态机采用各种优化方法综合后面积和功耗的优化效果,得到了有限状态机的一般优化方法。最后对论文工作进行了总结,并就今后课题的研究方向做了进一步展望。