近年来,无线通讯的发展十分迅速,对其中的一项关键技术——模/数转换器提出越来越高的要求,由此推动了模/数转换技术的不断进步。经过30多年的研究和发展,高速模/数转换器(Ananalog-to-digital converter:ADC)的最高速度达40GS/s,高精度ADC的最高精度达到24bit,种类丰富的高速、高精度模/数转换器能够满足大多数应用的需要。A/D转换器结构设计方案有多种,其中流水线型(Pipeline)A/D转换器能够实现速度和精度之间的最佳折衷,电路结构非常适于CMOS集成工艺制作,已经成为CMOS工艺高性能A/D转换器实现的常用方案。因此,流水线ADC是目前ADC最主要的产品之一,主要应用在速度和精度兼顾的领域,如通讯中的无线局域网,消费产品中的手机、高清晰度电视等。本论文独立设计了一种应用于无线局域网中收发器的10位,每级1.5位,采样速率为33MSPS的流水线型结构A/D转换器。根据系统功能将A/D转换器划分为采样保持电路、与参考电压进行比较的比较电路、子数/模转换器(digital -to- Ananalog converter:DAC)单元电路、时钟电路、误差纠错单元及去除毛刺电路等模块,采用CSMC(无锡上华)0.6μmCMOS双多晶双金属工艺模型对这些模块和系统进行电路设计。其中,采样保持电路的设计是流水线A/D电路设计的关键,本文根据A/D转换器指标要求,通过对A/D转换器的误差分析,推导出运放的增益和带宽设计指标;通过采用数字校正电路放宽了对比较器的精度要求(高精度的比较器通常要消耗较大的功率),使之更容易实现。在设计中,基于CSMC提供的5V单电源0.6μmCMOS双多晶双金属工艺模型,在Cadence环境下对采样保持电路、与参考电压进行比较的比较电路、子DAC单元电路、时钟电路等模块进行了HSpice仿真。