龙芯RTL Verilog到C翻译器的设计与实现

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Verilog硬件描述语言(IEEE Standard Verilog? Hardware Description Language)为电子系统各阶段的建立提供统一的形式符号。在IC设计中,使用Verilog编写寄存器级描述(RTL)对目标系统建立行为级模型后,对RTL进行大量的软件仿真不仅可以及早发现潜在的逻辑错误,而且能够对目标系统的性能进行初步评估。目前,使用商业仿真软件成为IC设计工程师们的首选,但商业仿真软件由于成本过高、使用环境复杂等局限性,不适用于性能分析和系统评测等一般应用。对于一般应用,有针对性的开发专有的仿真软件不仅可以节约成本、简化仿真环境,还能提高仿真速度。本文的研究工作主要是针对特殊的语法语义,设计并实现RTL Verilog到C的翻译器,并以此翻译器为基础进行高级语言生成式仿真。文中首先详细描述了该翻译器前端的分析流程,分别讨论了每个阶段使用的重要数据结构和算法,然后描述了翻译器后端代码生成的过程,提出仿真简化模型,并给出该仿真简化模型的实现方法和意义,接着提出针对生成代码的运算优化方法和访存优化原则,最后对生产代码的测试展开讨论并给出实验结果。本文的研究结果作为中国科学院计算技术研究所龙芯CPU课题组研究工作的一部份,已应用于龙芯CPU设计早期的性能分析和系统评估。
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