相变存储器具有尺寸小、功耗低、工作速度快、抗疲劳性优异、抗干扰能力强等优点。随着相变存储器存储密度的不断提升,相变存储芯片的引脚数目越来越多,引脚也越来越密集。芯片封装的结构和方法将决定芯片使用过程中的稳定性以及与其他电路连接的好坏,影响到芯片的性能。然而高密度多引脚阵列的封装测试仍不成熟。对高密度多引脚阵列封装,目前主流的贴片封装技术和BGA封装技术存在封装翘曲、返修困难等问题。存储阵列的封装测试有助于高效的完成基本存储单元的可靠性分析,对于存储器的研发至关重要因此,目前迫切地需要一种能够封装高密度多引脚芯片的方法。本文着重研究了多引脚相变存储阵列的封装及测试。针对多引脚高密度芯片设计了一种新型的封装方法,完成了高密度多引脚芯片封装,利用半导体分析测试仪、探针台等设备完成32Mbits相变存储阵列的测试。该封装方法有效解决了封装中的翘曲问题,不会出现焊接故障,减少对温度的敏感性,且封装芯片可拆卸、更换。并在32Mbits相变存储阵列封装的基础上完成器件性能测试,实现读写操作。本文搭建了一个针对多引脚相变存储阵列的测试系统,完成了容量为32Mbits相变存储阵列的测试。本文采用的相变存储阵列采用1T1R结构,存储介质材料为Ge₂Sb₂Te₅。封装测试的基础思想是将相变存储阵列分成行和列,然后构建一个外围译码电路完成行和列的选择,从而选中阵列中的特定相变存储单元,然后施加测量信号对相变存储单元进行测量。通过选通开关进行控制行列的选择,进而测量整个相变存储阵列。根据32Mbits相变存储阵列图设计测试板,并优化译码电路与待测阵列的连接布线。最后,针对高密度多引脚相变存储阵列封装到设计的测试,设计了热串扰测试系统和保持时间测试系统,并对32Mbits相变存储阵列进行基本性能测试、相变存储单元寿命测试,热串扰测试等。