【摘 要】
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在数字通信系统中,HDLC协议被广泛应用在数据链路层上,它的优点在于很便捷地实现数据的透明传输,满足数据链路大带宽,高可靠性,实时性强的要求。实现HDLC协议通信需要编码器和解码器,实现方法有软件和硬件两种,在高速数据通信应用中,通常采用硬件方法来实现HDLC协议。在FPGA芯片平台上,使用verilog语言设计的HDLC解码器具有很强的可修改性,可以灵活的适用在多种HDLC协议的通信场合。这种方
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在数字通信系统中,HDLC协议被广泛应用在数据链路层上,它的优点在于很便捷地实现数据的透明传输,满足数据链路大带宽,高可靠性,实时性强的要求。实现HDLC协议通信需要编码器和解码器,实现方法有软件和硬件两种,在高速数据通信应用中,通常采用硬件方法来实现HDLC协议。在FPGA芯片平台上,使用verilog语言设计的HDLC解码器具有很强的可修改性,可以灵活的适用在多种HDLC协议的通信场合。这种方法具有很经济的成本,具有很大的研究价值。在HDLC数据帧的结构中,尾部的差错校验码选择CRC-16校验方法。对并行8位输入的数据使用递推方法,得到CRC寄存器中数据更新的逻辑代码。相比串行CRC校验方法和基于查表法的CRC校验方法,递推法的优点在于处理数据的速度快于串行计算方法,存储空间小于查表法,此方法有利于小型化、快速化的硬件实现。之后对这种解码器设计进行了基于system verilog的验证平台搭建,经过测试代码的运行,从波形图中可以得知,这种方法实现的HDLC解码器电路具有可行性,有很大的应用价值。本文实现的HDLC解码器模块是高速数据通信应用中HDLC协议接收器一方可以采用的小型化、快速化的硬件实现方案,具有很强的实用价值。工作中值得改进的地方在于,受限于时间精力,搭建的验证平台不够完善,没有实现自动比对结果的功能模块,没有完全实现验证自动化;设计的解码器没有额外进行异常数据上报警告的模块设计。这些不足有待于日后工作完善。
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