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低密度奇偶校验(LDPC)码和卷积Turbo码是性能接近Shannon极限的纠错码,广泛应用于现代通信系统中,未来通信技术的发展迫切需要支持双模或多模编译码器。目前国内并没有双模译码器的研究,而且国外的研究重点主要是在计算单元共享方面,对于存储单元如何实现共享并没有给出详细的设计方案。因此,本课题针对已有研究现状的不足,从计算单元共享和存储单元共享两方面对双模译码器进行研究,提出一种存储单元共享方式,实现了802.16e和TD-LTE标准的双模译码器设计。本文的主要研究内容有:首先,本文通过对LDPC码和Turbo码的译码算法的研究,选定TDMP算法和Log-MAP算法作为LDPC码和Turbo码的译码算法,并将Turbo码的简化算法查表法应用于LDPC码,仿真结果表明,基于查表法的TDMP算法同样具有良好的译码性能。本文根据以上译码算法设计了一种双模译码计算单元(CPU),该单元共调用了两个查表表格,与已有文献相比我们所需的查表表格要少1/3。其次,本文根据译码流程的相似性,创新性地提出一种共享存储方案。由于在同一时刻LDPC需存储的变量数目大于Turbo码,而LDPC需存储的变量总数小于Turbo码,若存储单元采用最大化设计,会造成资源的浪费。因此,本文提出一种存储单元拼接和分段式的存储方式,将存储单元的消耗降到最低。综合结果显示,本文设计的双模译码器的资源消耗远少于实现相同功能的LDPC码译码器和Turbo码译码器之和,计算模块的逻辑单元消耗减少了33%。译码器在LDPC模式存储单元最大占用率为52%,Turbo码为98%,与理论占用率的差距仅为5%和2%,与文献[45]的13%和10%的差距相比,本文的存储单元设计更加合理,并且每比特数据消耗的存储单元为34bit,在同等条件下与文献[45]相比能够节约13%的存储单元。本文设计的LDPC/Turbo双模译码器可支持802.16e的6中码率LDPC码的译码,可支持TD-LTE标准中码率为1/3,1/2的Turbo码的译码。译码器共消耗6.08k个逻辑单元,243kbit的存储单元,最大工作频率为62MHz。与其他设计对比的结果表明:本文的设计方案实现了计算单元和存储单元两方面的资源共享,有效降低了其硬件资源消耗,能够实现LDPC和Turbo的双模译码。