本论文设计了RFID单芯片阅读器中的频率综合器。采用UMC 0.18umCMOS工艺,要求建立时间为100us,相位噪声为-123dbc/hz@500khz,调谐范围为800Mhz~950Mhz,频道宽度为250khz的delta-sigma小数锁相环。由于系统级的指标要求,需要设计低相位噪声、宽调谐范围、快速的建立时间的频率综合器。为此,这里采用了delta-sigma调制器进行调制,这样既大大降低了传统小数锁相环存在的毛刺严重的问题,同时能够优化锁相环的相位噪声性能。为了配合delta-sigma调制器的性能,采用了4阶锁相环,高阶锁相环的稳定性设计也是本论文设计的难点。为了简化离散域上的数学模型,把它作为连续域的模型来处理,把PFD当做是一个固定增益的模块来仿真,需要环路带宽小于参考频率的1/10。为了同时满足VCO宽调谐范围和低VCO的增益,我们采用了数字开关电容阵列电路,同时也要自动选带等模块,有效地解决了调谐范围与锁相环相位噪声的矛盾。我们采用了高性能的电荷泵来降低电流之间的不匹配,减小由此带来的毛刺性能的恶化,也可以降低不匹配所带来的非线性效应,防止恶化delta-sigma调制器的整形特性。本论文完成了从电路级到版图级的设计,并进行了前仿真与后仿真方面的工作。