在进入智能化社会和物联网普及的今天,传统冯·诺依曼体系结构在存储墙问题和功耗问题的制约下已无法满足高性能低功耗计算的需求。为弥补传统冯·诺依曼体系结构的不足,研究人员提出了存储计算融合的新模式,其中包括类神经计算和逻辑计算。忆阻器的出现使存储计算融合的可行性进一步提高,基于忆阻器的存储计算融合被广泛研究。忆阻脉冲神经网络作为基于忆阻器的类神经计算的一种模式,具有类生物性和超低功耗的优势,是目前的研究热点。然而,忆阻脉冲神经网络的研究还处于起步阶段,器件制备、建模、电路设计、体系结构设计都需要深入研究。本文针对忆阻脉冲神经网络研究中存在的忆阻器模型不能很好地描述遗忘效应和网络体系结构硬件不友好的问题进行了深入的研究,本文的主要工作和创新点如下:（1）提出了一种新的忆阻器遗忘效应模型（FEM模型）,在FEM模型的基础上又提出了描述忆阻器遗忘效应的一般性方法（FEDM）。首先分析了已有遗忘效应模型的不足,进而在FEM模型中将窗函数在边界处的取值设置为一特定值,从而避免了已有文献中的边界问题。然后将FEM模型发展为FEDM方法,该方法使用掺杂漂移和掺杂扩散的综合结果决定窗函数的取值以及内部状态的变化速率。FEDM既可以用于HP掺杂漂移模型也可以用于肖特基势垒与欧姆接触模型,经该方法改进后的模型均解决了之前模型中存在的问题,能更好地描述忆阻器遗忘效应,从而能更好地应用于忆阻器的应用开发。（2）提出了一种硬件友好的监督学习型忆阻脉冲神经网络,同时也提出了相应的监督学习算法。提出的网络采用脉冲时间编码策略,且将脉冲简化为阶跃信号,从而降低了神经元的硬件复杂度。每组突触前、后神经元之间只有一个子连接,从而克服了已有文献中的面积低效问题。提出的监督学习算法能顺利对网络进行训练,并在Iris、WBC等数据集中获得了不错的效果。同时,模拟结果表明遗忘效应对网络的性能有重大影响,在实际应用中需要选择遗忘效应弱的器件。（3）提出了一种硬件友好的无监督学习型浅层忆阻脉冲神经网络,同时也为网络设计了基于脉冲时间依赖可塑性（STDP）规则的学习算法。该网络基于脉冲时间编码策略,网络中所有的神经元在每个工作周期最多只能产生一次脉冲,且脉冲被简化为阶跃信号,从而极大降低了神经元的硬件复杂度。不使用复杂的侧抑制策略和自适应阈值电压策略,降低了整体网络的硬件复杂度。基于投票器的简单分类器设计也降低了分类器的复杂度。此外,本章也提出了相应的剪枝算法,通过剪除相似特征学习神经元、易混淆特征学习神经元和不重要突触进一步降低硬件复杂度。模拟结果表明该网络在MNIST数据集上获得了不错的识别率,优于其他基于脉冲时间编码的无监督学习型脉冲神经网络。同时模拟结果也表明忆阻器遗忘效应对网络的性能有较大影响,在实际应用中需要选择遗忘效应弱的器件,并尽量使忆阻器处于大电阻状态。模拟结果还表明剪枝算法能在大幅度减少特征学习神经元和突触数量的同时提高网络性能。（4）在无监督学习型浅层忆阻脉冲神经网络的基础上提出了硬件友好的无监督学习型深度忆阻脉冲神经网络,同时也设计了相应的STDP学习算法。在浅层网络的基础上对网络的设计策略进行适当的调整:整个网络只在池化层后使用硬侧抑制策略,从而降低了网络结构复杂度;池化层使用最早池化策略,从而降低了池化层神经元的硬件复杂度。模拟结果表明该网络能成功学习各级特征,且卷积层特征核的个数对网络性能存在影响,对于1C-FC（2C-FC）网络来说,特征核个数为4（4-30）时能获得更好的性能。此外,全连接层神经元个数、检测时阈值电压、投票神经元个数都对网络性能有着一定影响。最后,模拟结果再次验证忆阻器遗忘效应对网络性能有着很大影响,在实际应用中应尽量选取遗忘效应弱的器件。