锁相环作为提供时间和频率基准的一个基本模块，是高性能专用集成电路(ASIC)和系统芯片(SoC)中不可或缺的重要组成部分，其性能对整个系统的性能有着至关重要的影响。 随着百兆乃至千兆频率电路的广泛应用，系统时钟精度要求越来越苛刻，可容忍的时钟沿余度(Margin)越来越小。这就要求，一方面嵌入式锁相环的设计要尽量多的采用各种手段来减小输出信号抖动，以提高输出信号的时间精度；另一方面，需要能够对锁相环的输出信号进行高精度的测量。 混合信号内建自测试(Built-In-Self-Test，BIST)技术不需要外部施加测试激励信号，极大的节省了测试时间开销，大大提高了测试效率；同时由于测试结果以数字形式输出，使其摆脱了对测试设备性能极其严苛的要求。因此，内建自测试技术是混合信号系统，特别是高频高性能混合信号系统测试不二的选择。 本文针对IP建库和支撑环境项目需求，深入研究了嵌入式锁相环理论、设计方法和测试测量技术。完成了一个低抖动、快速锁定的嵌入式电荷泵锁相环的设计工作，仿真结果表明其输入频率范围是10M-50MHz，输出频率范围是25M-100MHz；锁定时间小于5.5μs；50MHz输出频率下工作时的峰峰值抖动不超过18ps。所设计电路采用华晶0.5μmCMOS工艺进行了流片。同时本文对锁相环抖动测量方法进行了研究探索，创造性的提出了一种基于内建自测试技术的抖动测量结构。仿真结果表明其抖动分辨率可以达到11ps，而测量时间又达到同等采样量下的最小值。