伴随着晶体管纳米级别的不断缩小,芯片内部的集成度越来越高、器件的几何尺寸也越来越小。通过减小晶体管工艺尺寸和缩短芯片相互连接线的长度变得越来越困难。出现新工艺成本稳步上升而利润却逐渐减少的情况。为了继续保持摩尔定律,摆脱集成电路发展过程中出现的物理和电气限制,人们研究一种新的设计结构和制造方法。在这种情况下,出现了三维堆叠集成电路(Three-Dimensional Stacked Integrated Circuits,3D-SICs)。这种技术为解决上述困难提供了新思路。三维芯片制造不同于以往传统二维芯片制造过程,它主要采用过硅通孔(Through Silicon Vias, TSVs)将多个晶片(die)进行垂直方向上的堆叠,来实现通信。通过这种技术,减小了芯片的特征尺寸和提高了芯片的性能。三维堆叠集成电路有诸多优势,芯片之间的互连线长更短、芯片的外形特征尺寸更小、封装密度更大、带宽更高、功耗更低和性能更强等优点。然而,也有许多挑战,例如工艺制造、产量提高、热量管理、标准制定和芯片测试等问题。为了降低成本和保证芯片功能正常,在这些诸多挑战中,测试显得尤为重要。由于三维堆叠集成电路主要采用过硅通孔来互连,芯片在绑定过程中,可能会导致过硅通孔出现故障,使得芯片无法通信,进而电路不能正常工作。针对上述问题,本文研究绑定后三维芯片过硅通孔测试方法。结合目前的三维芯片测试方案,利用信号在导体传输的不可逆性,在测试结构的发送端施加两次不同的测试矢量。在其他层的接收端增加反弹模块来接收和反弹测试信号,提出一种基于反弹模型结构的测试方法。本文提出的针对于3D-SIC的过硅通孔测试方法,相较于其他方案,面积、时间开销较小和功耗较低。实验结果表明,180nm CMOS工艺下,本文提出的测试结构的面积和测试的平均功耗与同类方法比较分别减少59.8%和18.4%,本方案仅仅需要12个测试时钟周期来完成测试。