近年来,粗粒度可重构阵列由于其能够在特定应用领域实现高能效而受到广泛关注。粗粒度可重构阵列通过主核传递的任务信息进行配置,利用可重构的处理单元和互联实现不同应用所需的计算功能。随着领域和规模的不断扩展,应用的数据流图变得愈加复杂,导致在大规模阵列空间结构上的映射变得更加困难。在阵列执行过程中,数据流由于受到控制、访存等因素影响,具有不同的执行速率。这些不同速率的数据流在阵列空间结构上的耦合同步导致了流水线停顿,对可重构阵列的性能产生了不利影响。本文针对这一问题进行了研究,主要工作如下:1.本文提出了数据流解耦合优化方案,通过移除非数据相关的同步以及插入轻量级存储空间使具有不同速率的数据流区域解耦合地异步执行,提升了可重构阵列的性能。2.本文将应用中控制同步导致的性能损失也归纳为多速率区域耦合问题。本文提出的解耦合技术可以将控制同步导致的耦合也进行解耦处理。解耦合技术结合循环同步协议的定制化可以提高复杂循环嵌套下的控制灵活性以及性能。3.在此基础上,本文提出了基于数据流解耦合以及循环定制化的阵列单元结构设计方法、数据流控制方法和映射方式。4.为了验证本文研究的有效性,本文设计了具有快速架构迭代和瓶颈探索能力的仿真器。仿真器提供了一个由周期精确的阵列和周期近似的内存模型构成的实验平台。实验的结果表明,在所选择的应用中,相比于基准的可重构架构,访存和执行解耦合能够获得4.15倍的性能提升,循环间解耦合在嵌套循环中能够带来52%的性能提升。实验还结合了所有解耦合优化手段进行综合评估,在所选的应用中对比两种现有CGRA架构分别达到了2.80倍和34%的性能优化,相比CPU性能为3.20倍。通过各项实验证实了基于数据流解耦合的粗粒度可重构架构对流水线停顿以及控制灵活性的优化。