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集成电路规模的不断增大,集成工艺不断进步,对集成电路的设计方法提出了更高要求。在深亚微米工艺下,由于互连延时在总延时中所占比重加大,连线间距及供电电压的减小,使得时序、信号完整性问题成为影响集成电路后端设计的主要因素。如何预测并能够真实反映这些深亚微米效应,需要一个简单的、可重复的已定义好的后端设计流程。集成电路后端设计的主要任务是布局布线,本文课题的研究方向是基于PC+Astro的深亚微米布局布线流程。PC即物理综合(Physical Compiler),它和Astro同是Synopsys公司的集成电路后端设计工具:前者侧重于标准单元布局,后者优侧重于时钟树综合和布线。本文利用其各自优点,在布局规划、布局、时钟树综合及布线等后端设计阶段分别使用。本文首先总结了后端设计中的主要延时模型、Astro寄生参数提取及时序优化。然后针对工程中心研发的SoC芯片Garfield,提出了其在SMIC(中芯国际)0.18μm工艺下使用Physical Compiler和Astro后端设计的流程。使用PC+Astro建立Garfield SMIC后端设计的四个步骤是本文的重点:在Astro中布局规划,进行手工摆放硬IP位置,模拟模块和数字模块分开及基于电压降和电迁移的电源/地布线;在PC中布局,运用命令physopt进行时序和拥塞驱动的标准单元布局,同时考虑了芯片的性能和可布线性;在Astro中时钟树综合及布线,考虑到门控单元的时钟树综合方法使得时钟树综合后芯片的最高运行频率可达100MHZ,分布式的布线方式可使布线时间缩短3到5倍。文中分别给出了这四个步骤的设计原理、方法及脚本。最后,本文还探索出使用makefile来对Garfield SMIC后端流程进行管理的方法。本文提出的布局布线流程对同类芯片也具有适用性。基于Garfield的实验结果表明:使用本文探索出的后端设计流程进行物理设计后,Garfield芯片的芯片面积为3610μm×3610μm,最高频率达到100MHZ,达到了设计的要求。