【摘 要】
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随着电子通信产业的飞速发展,医疗成像、雷达通信、智能家居和5G小基站等系统对数据转换器的性能要求越来越高,传统的接口技术已难以满足如今的高速数据传输需求。JESD204C协议作为JEDEC协会发布的JESD204C系列协议的最新版本,其JESD204C高速串行接口具有功耗低、引脚少、速率高的优势,并支持确定性延迟和数据检错纠错功能,因此JESD204C接口正逐渐成为数据转换器和FPGA/ASIC之
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随着电子通信产业的飞速发展,医疗成像、雷达通信、智能家居和5G小基站等系统对数据转换器的性能要求越来越高,传统的接口技术已难以满足如今的高速数据传输需求。JESD204C协议作为JEDEC协会发布的JESD204C系列协议的最新版本,其JESD204C高速串行接口具有功耗低、引脚少、速率高的优势,并支持确定性延迟和数据检错纠错功能,因此JESD204C接口正逐渐成为数据转换器和FPGA/ASIC之间高速串行传输数据的首选。本文基于JESD204C协议标准和设计指标设计了一款适用于4个双通道、250MSPS、14位模数转换器与FPGA/ASIC之间传输数据的JESD204C高速串行接口控制器。该控制器支持双通道传输,单通道传输速率为16.5Gbps,支持多通道同步和确定性延迟,支持子类0模式和子类1模式,支持CRC-12和FEC功能。本文首先介绍了JESD204系列协议的发展历程和各个版本的对比,分析了JESD204C协议的特色和优势,并详细介绍了JESD204C协议的内容。之后在确定了接口整体架构的基础上完成了关键模块的RTL设计。传输层模块实现了根据映射规则对4个双通道、250MSPS、14位模数转换器采样数据的组帧和解帧;加解扰模块实现了一种64位并行的自同步加解扰电路,减少了频谱尖峰并降低了数据误码率;CRC编解码模块实现了64位并行的CRC-12编解码电路,提升了系统的检错能力;FEC编解码模块实现了64位并行的FEC编解码电路,每个多块可以纠错最多9位的突发错误,保证了数据高速传输时系统的稳健性;同步头编解码模块基于64b/66b编码原理实现了命令信号、CRC信号和FEC信号的同步头传输,同时能实现块边界的对齐和链路的同步。所设计的电路模块均使用Modelsim软件仿真验证了其功能正确性。论文基于EDA工具Vivado 2019.1和Xilinx KC705开发板完成了JESD204C发送端控制器和接收端控制器的电路设计,验证了代码的可综合性并仿真验证了发送端控制器和接收端控制器的功能正确性。最后搭建验证平台通过6种验证方案对收发系统进行仿真和板级回环验证,结果表明收发系统数据传输正确且功能完整。
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