现代半导体工艺技术的不断提升极大地推动了集成电路的发展，对器件的性能需求也越来越高。工艺水平的提升，带动了器件从微米级向纳米级发展，集成电路的规模也由大规模向超大规模发展。MOSFET器件的小尺寸化，降低了器件的制备成本，提高了系统的集成度，但同时也带来了一些影响器件性能的因素，比如短沟道效应、迁移率退化等小尺寸效应。同时，在器件按比例缩小的过程中发现，器件已经逐渐缩小到了物理极限，但是相应的器件性能难以再得到提升。MOSFET器件的尺寸逐渐变小，相应地沟道长度也在不断缩小。对于长沟道MOSFET器件而言，沟道电阻在总导通电阻中占比较高，在器件性能分析的过程中可以忽略源漏串联电阻的影响；但是器件尺寸的不断缩小，相应地沟道长度变短，源漏电阻在总导通电阻中占比增加，逐渐可以与沟道电阻相比拟。因此源漏串联电阻对器件的物理性能影响越发显著，为了更好的分析其对器件性能的影响，必须准确地提取出MOSFET器件的源漏串联电阻。
　　本文针对亚100nm的FDSOI器件，给出了两种不同的源漏电阻提取方法。根据MOSFET器件的等效电路模型，确定源漏电阻提取中所需的参数有体电荷参数和阈值电压。
　　针对体电荷参数，分别采用Ortiz-Conde法和阈值电压定义法完成它的提取，就提取结果比较两种方法的优缺点。
　　针对阈值电压，分别采用线性外推法、常数电流法以及二阶导数法来提取。线性外推法把转移特性曲线的最大跨导处的切线与横轴的交点当做阈值电压；常数电流法把漏极电流等于常阈值电流时对应的栅极电压当做阈值电压；二阶导数法把漏极电流二次跨导的最大值处对应的栅极电压当做阈值电压。本文分别用这三种方法完成阈值电压的提取，提取结果表明，不同的提取方法得到的提取结果略有不同。
　　针对源漏电阻，本文分别采用了沟道电阻法和迁移率恒定法完成源漏电阻的提取沟道电阻法在提取过程中无法相互交于同一点，所以实验结果表明，沟道电阻法不适合用于短沟道MOSFET器件的源漏电阻提取中。迁移率恒定法只需要通过单个MOSFET器件的转移特性曲线(Id-Vg)和输出特性曲线(Id-Vd)即可完成源漏电阻的提取。它的提取过程与沟道长度、沟道宽度、电子迁移率等参数无关，提取过程简单高效。通过迁移率恒定法，我们分别讨论了源漏电阻与沟道长度和栅极偏压之间的关系。
　　最后通过SentaurusTCAD软件，搭建了FDSOI器件的结构，分析了源漏电阻与器件沟道长度、掩埋氧化层厚度、源漏掺杂浓度之间的关系。掩埋氧化层厚度主要与源漏寄生电容有关，它的存在可以有效地抑制器件的短沟道效应，提升器件的物理性能和电学特性。源漏掺杂浓度的控制可以有效地减小器件的源漏电阻，当掺杂浓度越高，源漏串联电阻越小。