受数字电路速度的驱使,CMOS工艺线条逐渐缩小,伴随而来的是电源电压的降低以及元器件特性的变差,受限于电路非理想性,传统奈奎斯特ADC较难实现高精度转换,然而采用过采样技术以及噪声整形技术的Delta Sigma ADC由于对电路性能要求不高,仍能达到很高精度。伴随着便携式电子设备的普及以及数字集成电路的发展,出于对待机时间、散热以及封装等的考虑,如何降低不断攀升的集成电路功耗成为研究热点。基于对系统级以及电路级低功耗Delta Sigma ADC设计技术的研究以及对各种调制器架构的功耗等指标的对比,本设计决定采用双采样开关电容电路实现1位量化的四阶单环调制器。不同于其他结构,其对电路的非理想性不敏感,且积分器摆幅较低,利于低功耗设计。调制器主体采用双采样开关电容电路实现,其可将等效过采样率加倍,可在不提高电路设计指标的前提下,将系统精度提高4位左右。决定系统功耗的第一级积分器采用具有Class-AB输出的增益增强型电流镜放大器,其可大大降低功耗。同时采用高精度电流源为系统提供偏置,降低工艺、电源电压、温度变动对系统性能的影响。调制器工作在3.072MHz的时钟频率下,具有6.144MHz的采样频率、128的等效过采样率以及24KHz的信号带宽。为简化降采样滤波器,其仅由级联的五级梳状滤波器构成,其工作时钟为6.144MHz,降采样率为128。采用SMIC 0.18μm CMOS工艺,设计Delta Sigma ADC中各个模块电路及其版图。仿真结果表明系统模拟核心部分功耗为0.606m W,数字部分总功耗为0.291m W,系统晶体管级仿真信噪比仍可达到104.63d B,表明电路性能满足设计要求。