随着集成电路的集成度、规模以及复杂度呈现出几何级数的增长,测试所需的费用越来越昂贵。这些都给电路测试带来了极大难度,同时也出现了很多新的问题。一些传统的测试方法已经不能满足人们对系统可靠性的要求。要解决这些问题,迫切需要采用一些新的测试理论和技术。全扫描测试是一种最有效和流行的可测性设计技术。全扫描测试技术将时序电路的测试产生问题转化为组合电路的测试产生问题,降低了测试生成的复杂度,并提高了故障覆盖率。但是,测试应用时间、测试数据量和测试功耗都大大增加。全扫描测试技术的测试应用时间依赖于最长的扫描链长度。扫描树技术被提出用来减少测试激励数据量和测试应用时间。该测试结构降低了最长的扫描链长度(即扫描树的层数或高度),从而降低了测试激励数据量和测试应用时间。扩展相容性扫描树技术通过添加逻辑非和异或来扩展扫描单元的相容性,进一步降低了最长扫描链的长度,显著地减少了测试应用时间、测试激励数据量以及测试功耗,但扫描输出个数增加,测试响应数据量变大。针对扩展相容性扫描树技术中的缺点,本研究在异或网络的基础上,设计了一种适用于扩展相容性扫描树结构的测试响应压缩器。该压缩器仅由异或网络构成。本设计利用了扩展相容性的优点以及被测电路的内部信息,在不降低故障覆盖率的情况下,有效地解决了错误位扩散带来的问题及用较低的硬件代价减少了扫描输出的个数。全扫描测试技术中,在进行扫描移位时过多的跳变导致功耗比电路正常运行状态下高很多。因此,阻塞部分扫描链时钟的技术被提出来以降低测试功耗。此技术中,在扫描测试的任意时刻(包括扫描移位周期和捕获周期),仅有一个子扫描链活跃,电路的平均功耗,总功耗和峰值功耗都显著降低。但是,这种方法会使得测试应用时间增加。为了解决上述方法中的缺陷,本研究提出了一种改进的低功耗低费用测试方案和基于此方案的测试生成方法。实验结果表明,此方案及基于此方案的测试生成方法能有效地降低平均功耗、峰值功耗和测试应用时间。