【摘 要】
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在充分研究现有典型全加器结构的基础上,提出了一种结合传输管逻辑和传输门逻辑特点的新型全加器。该全加器采用对称的XOR/XNOR结构,减少了电路延迟,降低了功耗。基于0.18μm
【机 构】
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江南大学电子工程系,中国电子科技集团公司第五十八研究所,
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在充分研究现有典型全加器结构的基础上,提出了一种结合传输管逻辑和传输门逻辑特点的新型全加器。该全加器采用对称的XOR/XNOR结构,减少了电路延迟,降低了功耗。基于0.18μm CMOS工艺,采用HSPICE对电路进行仿真。结果表明,与典型结构全加器相比,提出的全加器在电路功耗和延迟功耗积(PDP)方面的改进分别为22%和27%。
On the basis of fully studying the existing typical full adder structure, a new full adder combining the logic of transmission pipe and the logic of transmission gate is proposed. The full adder uses a symmetrical XOR / XNOR structure, reducing circuit delay and reducing power consumption. Based on a 0.18μm CMOS process, HSPICE is used to simulate the circuit. The results show that compared with the typical full-adder architecture, the proposed adder improves circuit power consumption and delay power dissipation (PDP) by 22% and 27% respectively.
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