FC—AL系统中FPGA的弹性缓存设计

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引言一个简化的异步数据通信系统如图1所示。接收机端从接收到的来自串行链路的比特流中提取时钟信号Clkl,作为其工作时钟源;而发送机端采用本地晶振和锁相环产生的时钟Clk2,作为其T作时钟源。接收机在时钟Clkl的上升沿把数据写入弹性缓存,发送机在时钟Clk2的上升沿从弹性缓存中读出数据,从而实现数据的同步。
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