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设计实现了一种应用于IEEE802．11a收发信机的PLL频率综合器中的可编程分频器．介绍了逻辑综合、版图规划、布局布线等VLSI设计流程的关键步骤，通过将后端信息返标到前端设计工具，生成自定义线负载模型，优化了深亚微米工艺下的设计流程．可编程分频器采用Artisan TSMC0．18μm CMOS标准单元库设计并流片．芯片内核面积为1360．5μm^2，可工作在100～200MHz的频率范围．测试结果表明芯片能够完成精确的分频比．