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报道CMOS/SOI集成电路中输入保护网络的优化设计.从网络内部参数、总体设计的理论分析以及失效测试等方面讨论了各种因素对静电失效的影响,并在此基础上成功地研制了抗静电能力超过2000V、电路平均单级门延迟小于2.7ns的输入保护网络.
高速CMOS／SOI电路输入保护网络的优化设计
【摘 要】
：
报道CMOS/SOI集成电路中输入保护网络的优化设计.从网络内部参数、总体设计的理论分析以及失效测试等方面讨论了各种因素对静电失效的影响,并在此基础上成功地研制了抗静电能
【机 构】
：
航空航天部骊山微电子学研究所,航空航天部骊山微电子学研究所陕西临潼710600,陕西临潼710600,陕西临潼710600
【出 处】
：
微电子学与计算机
【发表日期】
：
1993年1期
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