随着集成电路特征尺寸的不断缩小,深亚微米、超深亚微米时代已经到来。在芯片功能日趋强大的同时信号完整性问题也已成为当前深亚微米集成电路物理设计中的关键问题。信号完整性是指信号未受到损伤的一种状态,它表示信号质量和信号传输后仍保持正确的功能特性。对信号完整性收敛产生不利影响的主要有三个因素:串扰、直流电压降和电迁移。其中,对于深亚微米IC影响最大的是串扰,由连线间耦合电容引起的串扰噪声会产生大量的时序违规、逻辑错误。另外,直流电压降和电迁移也会引起芯片性能的降低,甚至导致芯片失效。本文主要研究基于信号完整性的物理设计流程,包括串扰控制流程、直流电压降分析、金属连线电迁移分析。本文通过HSPICE仿真实验分析了影响串扰的诸多因素与串扰噪声之间的关系,找到减少串扰、修复串扰的理论依据。基于上述分析结果,本文阐述了完整的串扰控制流程,包括串扰的预防、PrimeTime SI结合串扰分析的静态时序分析、PrimeTime SI—Astro的串扰修复流程,并通过实验验证了该串扰控制流程的有效性。结合工程中心Garfiled SoC芯片研究项目,在后端物理设计流程中加入该信号完整性控制流程,大量减少了由于信号完整性问题引起的设计违规,在本文的实验中,存在时序违规的路径数量减少了60%以上,并将修复的迭代次数从八次减少到三次,加速了时序收敛。论文在直流电压降及金属连线电迁移分析的基础上改进电源网络的设计、金属连线的布线,最终消除了芯片中存在的较为严重的电压降。通过论文的研究工作,Garfiled的设计工艺顺利从0.25μm转为0.18μm,同时消除了信号完整性问题带来的不利影响,芯片主频达到100M,完全达到设计目标。