随着集成电路的发展，锁相环作为典型的数模混合信号电路被应用于众多领域，锁相环的测试对芯片可靠性影响巨大。因此，对锁相环测试技术的研究变得至关重要。传统锁相环功能测试存在过度依赖外部测试资源、容易引入干扰噪声、测试不全面以及测试开销大等一系列问题，已经不能满足量产测试要求。　　本文基于内建自测试(Built-in Self-test，BIST)技术，设计了一种面向故障的(fault-oriented test，FOT)的基于循环冗余校验(Cyclical Redundancy Check，CRC)的锁相环CRC-BIST测试电路，该电路可以实现指定故障模型的较高故障覆盖率，有效降低测试成本，并且对锁相环性能影响较小。锁相环CRC-BIST测试电路主要包括FOT测试控制电路和FOT故障检测电路两部分。FOT测试控制电路由脉冲宽度检测电路、锁定状态判断电路以及分频数变化检测电路构成，通过实时检测锁相环鉴频鉴相器输出信号之间的相位差准确判断锁相环的锁定状态，然后根据锁相环的锁定状态控制FOT故障检测，实现锁相环在线BIST测试。FOT故障检测电路主要由故障信息捕获电路、CRC校验码生成电路和CRC校验码比较电路构成。锁相环的环路特性使得任意对电路传输关系产生影响的故障响应都能在锁相环输出时钟上体现出来，因此FOT故障检测电路中的故障信息捕获电路通过采集锁相环时钟信号实现对故障信息的捕获;为了实现高故障覆盖率选择具有强检错能力的编码技术——CRC编码技术实现故障检测;最后利用CRC校验码比较电路将故障检测结果以简单的数字形式输出。　　本文选择一个自主设计的全数字锁相环作为被测电路，该锁相环基于SMIC130nm工艺，可以实现的最高工作频率是600MHz。实验数据表明:锁相环CRC-BIST测试电路可以实现约97.21％的故障覆盖率，同传统的锁相环FOT测试技术相比，故障覆盖率提高了约4.02％;另外锁相环CRC-BIST测试电路面积占锁相环面积的13.16％。最后分析了锁相环CRC-BIST测试电路对锁相环性能的影响:(1)测试电路导致测试模式设置下锁相环锁定时间增加了约8.82％;(2)测试电路对测试模式下时钟抖动造成约1.05％的影响。