目前串行通信接口技术应用广泛,作为给接口电路提供时钟信号的模块,锁相环的性能直接影响了接口电路的整体性能。传统的接口电路中使用模拟锁相环,其中的低通滤波器由无源器件组成,但是无源器件通常要消耗较大的面积,不利于降低成本。并且,模拟锁相环与当下主流的数字集成电路的工艺也有着兼容性的问题。为了解决上述问题,提出了全数字锁相环(All Digital Phase Lock Loop,ADPLL)。ADPLL不需要使用模拟滤波器,可以有效的节约面积。此外,全数字锁相环对当下主流的数字电路工艺也有着良好的兼容性。本课题来源于企业实际项目,基于TSMC22ULP 22nm工艺设计了一个适合于USB2/Ethernet应用的ADPLL系统。在设计上按照TOP-DOWN的流程进行设计,首先对系统进行建模,建模通过类比的方式进行,并分析了电路中的噪声源,建立了相位域噪声模型。利用模型进行分析,确定了电路结构并计算了电路参数。设计的电路主要分为两大部分,锁相环主体电路与供电电路。锁相环主体电路由时间数字转换器(TDC,Time to Digital Converter),数字滤波器(DLF,Digital Loop Filter),数控振荡器(DCO,Digital Control Oscillator)与多模分频器(MMD,Multi-Mode Divider)构成。在TDC的设计上,采用单延时链结构,以降低面积消耗,节约功耗;DLF抑制噪声;DCO采用电流控制粗调与电压控制精调相结合的形式,提高控制精度,降低量化噪声;MMD使用除2除3分频单元级联构成,避免了传统结构的非线性问题,同时提升了电路的可复用性。供电电路由参考电压源与两个线性稳压器(LDO,Low Dropout Regulator)组成。参考电压源采用电流注入电阻的形式产生低噪声参考电压,利用自动校准电路进行校准。两个LDO分别给TDC和DCO供电,用于TDC供电的LDO采用折叠式共源共栅运放作为误差放大器,利用弥勒效应进行补偿,达到较低的静态电流与较小的面积消耗;用于DCO供电的LDO采用翻转电压跟随器结构,将误差放大器与调节环路分离,实现极低的输出噪声,保证数控振荡器的噪声性能。最后进行了版图的绘制与后仿真,仿真结果表明本文所设计的ADPLL可以满足应用需求。后仿真在TT工艺角60摄氏度条件下进行,其总功耗为2.3mW,频偏1MHz处的相位噪声为-94dBc/Hz,Peak-Peak Jitter为53ps。用于DCO供电的LDO输出噪声为16nV/√Hz@100kHz,电源抑制为-47dB@1MHz,静态电流为320μA;用于TDC供电的LDO输出噪声为49nV/√Hz@100kHz,电源抑制为-45dB@1MHz,静态电流为50μA。