随着半导体工艺的不断进步,尺寸的不断缩小,数字电路所具有的成本低,易于全集成的优势越来越突出,应用前景也因而变得越加广阔。在无线通信领域,全数字锁相环作为模拟电荷泵锁相环的替代方案被提出,成为了学术界和工业界研究的热点。时间数字转换器的主要功能为测量时间间隔,可以将时间信号转换为数字信号,因而常作为相位检测器应用于全数字锁相环系统中,为全数字锁相环的实现提供了可能性。因此,时间数字转换器的研究具有重要的意义。论文基于TSMC 40nm CMOS工艺设计应用于窄带物联网(NB-IoT)全数字锁相环的时间数字转换器(TDC),该TDC由边缘对齐模块、反相器差分延时链模块、触发器模块、时钟树模块和译码模块组成。TDC采用基于差分输入的反相器延时链结构,并用基于敏感放大器的边沿触发器做采样元件,从而降低了NMOS和PMOS晶体管固有的不匹配产生的影响。时钟树模块一方面给触发器模块提供均衡的时钟信号,另一方面抵消了边缘对齐模块传输延时的影响。译码模块位于系统的末端,将量化结果转化为二进制码输出。论文给出了电路设计、前仿真、版图设计和后仿真。后仿真结果表明,在电源电压为0.9V和参考时钟频率为40MHz时,TDC的时间分辨率为21ps,测量范围为1344ps,微分非线性小于1LSB。本文设计的时间数字转换器满足设计指标要求,可以应用于NB-IoT全数字锁相环系统中。