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近年来,三维集成(Three-Dimensional Integration,3D IC)由于其良好的性能和应用前景得到了广泛的研究和关注。基于硅通孔(Through Silicon Via,TSV)互连技术的3D IC在功能、尺寸和延迟等方面具有极大优势,是目前3D IC的主要实现方式。然而由于硅衬底的与通孔材料之间的热膨胀失配,导致TSV结构中产生诱发应力。根据压阻效应理论和形变势理论,TSV诱发应力会改变邻近衬底的迁移率和能带,进而引起邻近的MOS器件的饱和电流和阈值电压发生变化。MOS器件特性的变化会对电路的特性产生干扰,甚至影响整个系统的性能。本文首先建立了单个TSV诱发应力分布的解析模型;然后基于压阻效应理论,建立了应力引起迁移率变化的解析模型;接下来分析了应力对邻近MOS器件特性的影响;最后根据应力分布的危险区(keep-Out Zone,KOZ),对TSV周围的MOS器件的排布进行优化。本文主要研究成果可概括为:1.建立了衬底表面的TSV诱发应力分布的解析模型。基于应力分布的半解析模型,利用曲线拟合的方法,建立了衬底-铜结构的应力分布解析模型。有限元仿真表明,解析模型具有较高的模型精度。为了分析不同位置的应力效应,给出了TSV诱发应力在平面直角坐标系中的分布。2.建立了TSV诱发应力引起迁移率变化的解析模型。基于压阻效应理论,结合应力分布的解析模型,建立了TSV诱发应力引起迁移率变化的解析模型。讨论了TSV直径、距离、晶向、载流子类型、热退火温度以及热膨胀系数之差等因素对迁移率变化的影响。3.分析了TSV诱发应力对邻近MOS器件特性的影响。基于迁移率变化模型,结合ISE-TCAD器件仿真,分析了诱发应力对MOS器件饱和电流的影响;基于形变势理论,分析了诱发应力对MOS器件阈值电压的影响。4.对TSV周围MOS器件的排布进行了优化。分析了应力分布的KOZ,提出了KOZ面积的优化策略。基于应力分布的KOZ,对TSV周围MOS器件的排布进行了优化。