模数转换器（Analog-to-Digital Converter,ADC）在数字信号处理领域起着关键的作用,应用于5G通信、汽车电子、生物医疗等诸多领域。近年来,随着半导体工艺技术的不断提升,对于模数转换器的速率和精度要求越来越高,现有的模数转换器很能同时达到高速率和高精度。时间交织模数转换器（Time-Interleaved ADC,TIADC）的提出使得在保持原有ADC的精度基础上,采样率成倍提高。然而由于制造工艺和器件的原因,每个ADC具有不同的物理和电学特性,使得TIADC系统会产生通道之间的偏置失配误差、增益失配误差、采样时刻失配误差和非线性失配误差等。这些失配误差会严重影响TIADC的性能,因此需要对这些失配误差进行校正。目前偏置失配误差、增益失配误差以及采样时刻失配误差均已有较为成熟的校正方法,而非线性失配误差近年来才逐渐得到学者关注,现有的校正方法较少。因此本论文将主要研究TIADC的非线性失配误差并提出相应的校正算法。本论文首先利用记忆多项式对TIADC的非线性失配误差进行数学建模,并提出了一种基于子通道重构的带有记忆效应的非线性失配误差校正方法。利用子通道重构方法对非线性失配误差进行重构,然后从输出中减去误差即可得到校正后的输出信号。校正后输出信号经由滤波降采样最小均方方法估计出非线性失配误差的系数反馈到子通道重构模块形成反馈回路自适应地进行校正。并在此基础上,将非线性失配误差和采样时刻失配误差进行了联合校正。相比于其他方法,本文所提出的方法适用于任意通道数的TIADC,并且可以校正带有记忆效应的非线性失配误差。子通道重构结构不需要任何测试信号和调制信号,整个校正系统在较低频率工作,大大降低了硬件实现难度、计算复杂度以及系统功耗。然后基于此数学模型利用MATLAB软件搭建了校正算法的系统模型进行仿真验证。最后基于系统模型利用Verilog硬件描述语言对4通道14比特TIADC的非线性失配误差和采样时刻失配误差联合校正方法进行了RTL设计,并利用FPGA开发板进行了硬件实现和验证。实验结果表明,TIADC系统的无杂散动态范围（Spurious-Free Dynamic Range,SFDR）由校正前的49.09d B提高到了76.86dB。