运算放大器作为各类电路与系统中的基本模块，其性能的好坏会直接影响到整个系统的工作。工艺技术的快速发展，器件特征尺寸的不断降低，在不断催生各种新型结构电路的同时，也给运算放大器的设计带来了新的困难和挑战。
　　本文主要研究CMOS三级运算放大器建立时间最小化的设计。由于短沟道器件电路工作电压的降低，MOS管的本征增益降低，常用的两级运算放大器已经无法满足电路高增益的需求，而套筒和折叠式的共源-共栅电路由于受到电路结构的限制，其输出摆幅和共模输入范围较小，该类电路结构在供源电压较低情况下同样不宜采用。为了在低电压下设计出高增益高摆幅的运算放大器，本文采用了三级级联结构。
　　三级运放的传统设计通常是以带宽和相位裕度等频域性能参数作为设计指标的，但对开关电容（SC）电路、A/D转换电路等离散系统，往往更关注建立时间这一时域性能。现有文献中提出的建立时间最小化设计方法都是基于近似的传递函数模型实现的，因此所得设计结果也是不精确的。本文提出一种CMOS三级运算放大器建立时间最小化的精确设计方法。在给定的建立时间精度下，本方法从基于近似传递函数获得的设计结果出发，再根据时域阶跃响应建立时间最小化条件的方程，通过Newton迭代自动求解最佳设计参数；时域响应直接使用SPICE仿真响应波形，因此消除了现有方法中存在的误差，得到与SPICE仿真精度相同的设计结果，避免了电路设计阶段需要的人工调试。文章介绍了方法的具体过程，给出了NMC、NMCR等不同结构三级运放的设计实例，证明了方法的有效性。
　　最后讨论了工艺参数波动的影响，与采用三阶函数模型建立时间最小化设计的蒙特卡洛分析结果对比，本文方法所得到的建立时间最大值和均值都更小；文中进一步给出了一种最坏情况建立时间最小化设计方法，及相应的设计结果。