随着集成电路技术和应用的发展,能效优化成了集成电路设计所要解决的重要挑战。动态电压频率调整技术(Dynamic Voltage/Frequency Scaling,DVFS)是实现高性能与低功耗,提高系统能效的有效方法。大范围、细粒度的电源电压调整,即宽电压工作可以获得更高的能量效率。然而,宽电压电路设计面临低压端时序扰动严重和进行大量工作点、不同工作区内的时序分析非常复杂这两方面的挑战。现有容时序扰动技术存在纠错开销过大的不足,目前缺少适用于宽电压范围的时序分析方法和时序模型。有人提出了容错-检错触发器的容扰动方法的设计思想和基于电压敏感度分类的宽电压电路的时序分析方法。本论文围绕上述两个宽电压下的时序问题,对已有技术进行了进一步的深入研究和改进:首先,本论文面向本课题组提出的基于电压敏感度分类的宽电压电路的时序分析方法,提出了一种宽电压时序-电压解析模型和时序参数电压敏感度模型,以及相应的建模方法,并且建立了SMIC 40nm工艺库的反相器和D触发器单元从超阈值到近阈值的解析宽电压时序模型。相对于原有延时电压模型,本文建立的宽电压时序-电压解析模型在全电压范围内具有统一的函数形式替代了原有模型的分段函数形式,解决了原模型在分段点处的不可导的问题。相对于原有的电压敏感度模型,本文建模时考虑了输入信号的翻转时间随电压变化率的影响,提升了电压敏感度模型的精度。对于反相器,所建立的延时解析模型在0.4V-1.1V内的相对误差最大值为39%,延时电压敏感度模型的相对误差最大值为31%。基于反相器链的测量实验显示其延时计算误差最大为38%,敏感度误差最大为30%。其次,本文基于已有的容错检错思想,系统研究了容错检错触发器的设计方法,给出了电路的时序约束关系,对电路结构和晶体管参数进行了改进,提升了性能,基于HSPICE仿真,对电路进行了性能评估。并且基于所设计的容错检错触发器,设计实现了时序纠错方案,形成了集容错检错纠错为一体的整套容时序扰动解决方案。容错检错思想是将容时序扰动技术和时序检错技术结合,实现低开销的容时序扰动方案。本文设计的时序纠错方案通过将晚到的数据在时序错误信号的触发下继续选通传递到后级电路,向后级电路借周期来实现本级电路的时序正确。同时时序错误信号触发时钟信号切换,将下一个时钟上升沿的到达时间推迟,实现弥补下一级电路因为借周期而造成的时序紧张。通过将设计的容错检错触发器实际应用到ISCAS’89的测试电路中,在电源电压为0.35V,±10%的扰动范围下,实验结果显示所设计的容错检错触发器相比于传统的检错触发器将时序扰动的检错率最多降低了18%。本文基于容错检错触发器设计的纠错方案相对于传统的重执行等纠错手段也将时序纠错带来的时序开销由多个时钟周期降低到了一个时钟周期之内。