现有基于大数运算的加密技术由于运算量庞大而使得加密速度缓慢,设计硬件加速器是解决该问题的主要方法。但现有的加速器架构可配性低,不够灵活。为了解决加速器硬件架构的灵活性问题,本文提出了一种新的层次化硬件架构,该架构可配度更高,加速效果更优,且采用资源复用技术减少了硬件资源开销。该架构包含四层：应用层、功能层、辅助运算层和硬件资源层。四层均可选择用硬件实现还是软件实现,若采用硬件实现,各层内的每个功能模块均可选择实现该功能或不实现该功能(功能块选择可配)。根据各层的实现方式不同该架构可配置为四种不同的实现模式：1层(硬件资源层)硬件实现和3层(应用层、功能层和辅助运算层)软件实现,即一层硬件三层软件模式；2层(辅助运算层和硬件资源层)硬件实现和2层(应用层和功能层)软件实现,即二层硬件二层软件模式；3层(功能层、辅助运算层和硬件资源层)硬件实现,1层(应用层)软件实现,即三层硬件一层软件模式；四层全部硬件模式。本文分别以一层硬件三层软件模式和三层硬件一层软件模式进行了实验,以证明该架构的优越性。一层硬件三层软件模式实验中硬件资源面积消耗仅0.15mm2,却可以同时用于RSA和ECC的实现中。在60MHZ的工作频率下以四块DSP并行处理可以对RSA加速24倍,1s可加密两次,而且模长越长加密性能越好。三层硬件一层软件模式实验采用资源复用技术以14%的额外硬件资源开销实现了在模频繁变化的环境下两倍于文献[8]的加密速度。实验结果显示本文所提出的大数运算硬件架构硬件资源开销小,运算速度快,不仅加密长度可配,而且实现模式可配,即使同一层内亦支持功能块选择可配。大大拓宽了其应用范围,缩短了开发周期。