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硅基半导体存储器仍将在很长一段时间内占据存储行业的统治地位,结构的创新、材料的改进,极大的提高了器件的各项存储性能。然而小尺寸下的物理极限在一定程度上阻碍了半导体存储器的发展,因此追求更高存储密度、更低功耗、更快写入/擦除速度等特性的器件仍然任重而道远。如SONOS之类的电荷俘获存储器与传统的CMOS工艺兼容,Si3N4取代多晶硅作为电荷俘获层也实现了电荷存储密度和器件可靠性的提高,因此受到了广泛关注。但是当氮化硅厚度继续减小时,CTM器件的保持特性急速变差,这对数据存储来说是致命挑战。high-k材料的引入,弥补了以Si3N4作为SONOS型存储器电荷存储层的不足。氧化铝介电系数比氧化硅高,化学稳定性与热稳定性好,禁带宽度相对较小,加上与Si之间的能带偏移较大,所以经常被用来作为CTM器件中的隧穿层和阻挡层介质。其他high-k介质及其叠层结构,如HfO2、TiO2、ZrO2、Y2O3、La2O3、HfO2/Al2O3/HfO2、ZrO2/Al2O3/ZrO2等,被用来取代传统的氮化硅作为SONOS型存储器的存储层介质,以获得更好的疲劳及保持特性。近年来,high-k复合氧化物介质由于高密度的缺陷态而被用来作为CTM器件中的存储层,这些缺陷态是由两种或多种高介电氧化物的互扩散而产生的,对提高电荷俘获效率非常重要。此外,研究人员认为通过降低Si衬底与高介电介质导带底位置的势能差,以及提高高介电复合氧化物的介电系数都可以有效增强CTM器件的电荷存储密度、写入/擦除速度和保持特性。氧化钽(Ta2O5)和氧化钛(TiO2)作为高介电材料已经得到充分研究,其高介电系数和晶体结构与沉积方法相关。罗伯森通过第一性原理的理论计算得知,Ta2O5的带隙约为4.4 eV,其导带底位置比Si高约0.3 eV。Ti02的带隙为3.1 eV,其导带底位置和Si导带底位置接近,类似于钛酸钡(BaTiO3)。并且氧化钽的配位数大,与其他氧化物复合会产生更高的缺陷态密度,因此我们认为氧化钽和氧化钛的复合氧化物作为存储层介质的电荷俘获存储器将会表现出更加优异的存储性能。本文主要研究了(Ta2O5)x(TiO2)1x复合氧化物作为存储层介质时,组分与器件性能之间的关系,并尝试分析其机理。此外,探究了隧穿层氧化铝厚度对器件存储能力的影响,优化并得出最佳方案后,以IGZO为顶栅沟道制备了三端器件,并进行测试分析。具体工作如下:1.制备了一组以(Ta2O5)x(TiO2)1-x复合氧化物为电荷俘获层的CTM器件,其中 x=0.9、0.75、0.5 和 0.25,此外,以 Ta2O5、TiO2、Al2O3 作为存储介质的 CTM器件也被制备用来对比,以说明高介电复合氧化物作为存储层的优势及电荷存储的位置。不同温度下CTM器件的保持特性证实了热激发是电荷流失的重要机制。(Ta2O5)0.5(TiO2)0.5组分为存储介质的CTM器件在± 12 V下的C-V窗口达到11.9 V,电荷存储密度3.84×1013/cm2,十年后电荷流失仅为32%,并在写入/擦除速度、疲劳特性上相比于其他组分都有明显优势。文中用能带结构很好的解释了这一结果,即可以通过调节高介电复合氧化物的介电系数、禁带宽度来优化组分的选择,实现最佳存储性能。2.以(Ta2O5)x(TiO2)1-x复合氧化物为电荷俘获层,分别制备了隧穿层A1203厚度为2nm、3nm、4nm和6nm的CTM[器件,并对性能进行对比分析。结果显示,±12V扫描电压下T2、T3、T4和T6存储窗口分别为8.37 V,8.34V,8.28 V和7.86 V。其电荷存储能力在不同的操作电压下差异不同,本章通过隧穿概率理论及能带弯曲理论予以分析,也进一步解释了写入/擦除速度、保持特性差异的机理。3.制备了以IGZO为顶栅沟道,Al2O3/(Ta2O5)0.5(TiO2)0.5/Al2O3为存储功能结构的三端器件,并测试分析了其性能。