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移动互联网、物联网等应用技术的快速发展，对SoC系统的性能和功耗提出了越来越严格的要求。嵌入式SRAM是SoC处理器的关键模块之一，为了降低SoC的功耗，低电压SRAM设计成为业界的研究热点。低电压SRAM的设计难点主要有:(1)低电压下，SRAM读写性能急剧下降;(2)低电压SRAM受工艺变化影响增加，导致SRAM稳定性降低。 本文的主要工作包括:(1)总结和比较了传统SRAM存储单元和灵敏放大器SA设计。综合考虑面积、性能和稳定性等指标，8管存储单元结合外围辅助电路更适合低电压SRAM设计;相比于电流型和电荷传输型SA，电压型SA原理上更适合低电压SRAM设计。(2)提出了一种基于反馈环切断机制的8管存储单元及存储阵列架构，相比于传统8管存储单元，写噪声容限增加了44.3％。(3)提出了一种单端转双端的灵敏放大器SA设计方案，并实现了基于电流补偿机制的SA失调电压数字校准方法。本文数字校准技术能够有效抑制SA失调电压变化:电源电压为1.1V时，失调电压变化减少了21.8％;0.6V时，失调电压变化减少了43.8％。在0.6V，SS，125℃的极端情况下，单端SA综合性能提高了19.1％。 基于SMIC40nm LL CMOS工艺，本文完成了一款32Kbits的低电压SRAM设计。后仿真结果表明:电源电压为1.1V时，SRAM性能达到1GHz;0.6V时，SRAM性能达到125MHz以上。0.6V，TT，25℃时，本文SRAM读写平均功耗为2.91pJ，静态泄漏电流为0.42μA。相比于近年来基于8管存储单元的低电压SRAM设计，本文SRAM设计能够同时实现更高的性能和更低的功耗。