多径信号分辨与估计问题早在上个世纪就引起了广泛关注,到目前为止,已经有许多相关的实现算法。随着应用需求的提高,对多径信号分辨问题提出了越来越高的要求。高精度的多径信号分辨算法是一个重要的研究方向。本文围绕多径信号时延估计问题,研究了经典的多径分辨算法,给出了基于泰勒级数多径分辨算法的硬件实现,并进行优化与测试。论文主要工作如下:首先,介绍了多径信号时延估计问题的研究背景和多径信号模型,然后给出了FPGA的基本结构与开发步骤。接着对多径信号时延估计问题进行理论分析,介绍了常用的时延估计算法,包括基本相关法、广义相关法、相位谱估计法等等。其次,研究了几种高精度的多径时延估计算法,主要有EM算法、WRELAX算法和基于泰勒级数展开的多径信号分辨算法。对基于泰勒级数展开的信号分辨算法进行扩频序列情况下的改进,并加入自适应门限算法设置检测门限,然后面向硬件实现做定点仿真。第三,设计了基于泰勒级数展开信号分辨算法的硬件实现总体架构,完成了各个子模块的硬件实现。这些子模块包括自适应门限部分、参数估计部分、信号恢复与暂存RAM更新部分、状态机部分、捕获模块、相关模块和RAM设计等。各模块的Modelsim硬件仿真结果与Matlab软件定点仿真结果一致。最后,对设计进行静态时序分析,依照分析结果对逻辑进行优化,即乘法器优化、复位信号设计优化与系统时钟设计优化。接着研究了DDR2接口设计实现,提高了系统硬件测试的灵活性。论文最后采用Chipscope对各个硬件模块进行了上板实测,测试结果表明硬件设计的各子模块工作正常,指标达到设计要求。