论文部分内容阅读
集成电路制造工艺的不断进步促进了集成电路的飞速发展,器件模型是集成电路设计的基石,是联系集成电路设计和制造的桥梁。精确的器件模型对于正确地表征电路的实际性能至关重要。国内外已对双极型工艺BJT器件和BiCMOS工艺下的BJT器件的建模进行了广泛的研究,而对于CMOS工艺下的PNP器件建模很少涉及。随着SoC技术的发展,芯片对高性能、高速度的数字、模拟IP核也提高了要求。为顺应集成电路的发展趋势,本文将对CMOS和BiCMOS工艺下的BJT器件建模技术与模拟IP核设计进行研究。其内容简述如下:(1)针对CMOS和BiCMOS工艺下的BJT器件,进行了模型参数提取和建模工作。在研究BJT器件工作机理和各种工艺下BJT器件结构基础上,根据器件结构的特点,选用VBIC模型对BJT器件进行模型参数提取。深入研究CMOS和BiCMOS工艺下PNP器件的大信号模型参数的提取方法,按模型参数的不同特性,将提取过程分为电阻参数提取、Early效应参数提取、电流参数提取、电容参数提取和温度参数提取五部分。根据不同类型参数的特点,分别设计出提取方法。对所提取的BJT器件参数经过多次优化,达到了较好的拟合效果。最后对BiCMOS工艺下所建VBIC模型进行误差分析,结果显示所建模型误差全部在2%以内,绝大部分在1%以内,且所建模型的RMS为5.519%,可以比较准确的表征其直流特性。并对CMOS工艺下所建的VBIC模型与foundry提供的Gummel Poon模型参数做对比和进行误差分析,结果表明chartered 0.35μm工艺库的误差介于3%~4%之间,而自建VBIC模型的误差绝大部分都在3%以内,甚至有些点的误差不到1%。所以所建VBIC模型的误差精度优于chartered 0.35μm工艺库的Gummel-Poon模型,能够较好的表征器件直流特性。(2)设计了基于chartered 0.35μm CMOS工艺的两款模拟IP核电路,一个是套筒式结构为主运放带有共模反馈电路的全差分运放,另一个是运用增益增强技术并带有共模反馈的高增益全差分运放。另外,针对运放电路测试,提出了一种全新的全差分运放低频增益的测试方法,测试结果显示,套筒式运放的低频增益为79.8dB,单位增益带宽为180MHz;高增益运放的低频增益为89.48dB。测试结果表明套筒式运放的成功设计和实现充分证明了该全新的测试方法可以比较准确的测得全差分运算放大器的低频增益,高增益运放由于工艺偏差和匹配等原因,测试结果与仿真结果略有差距。本文建立的VBIC直流模型可以应用于实际的电路设计之中,所设计的运放IP核也可应用于ADC、DAC、带隙基准源和电源管理IC等复杂的IC电路中。