随着片上系统(Soc)的快速发展，系统上的模块电路的数目在逐渐增多，传统的方法是不同的模块电路采用不同的时钟源来控制，但是这种方法不仅会增加芯片面积还会造成时钟源之间的相互串扰。因此，设计一种高速率、宽输出范围、低抖动的时钟发生器具有重要的研究意义。本文采用整数分频型电荷泵锁相环作为片上系统的时钟发生器，为系统提供精确、稳定的时钟信号。
　　本文首先介绍了锁相环的国内外发展现状，然后研究了锁相环的基本原理，并且建立了锁相环的线性相位模型和噪声传输模型，确定了锁相环的环路参数；然后分析了电荷泵锁相环的一些非理想因素；之后介绍和设计了电荷泵锁相环中的各个模块单元并完成了电路逻辑功能的验证，最终完成了锁相环系统的整体结构。在该锁相环中，通过设计一种改进型电荷泵来稳定电荷泵的输出电流，从而使得环路带宽更加稳定。分频器采用多模分频器电路结构，分频器分频比的范围是63～93。压控振荡器采用电感电容压控振荡器结构，通过选取高品质因数的电感来减小压控振荡器的相位噪声，同时在谐振回路中，通过加入开关电容阵列，保证压控振荡器在具有较宽输出频率范围的同时还能具有较小的压控增益，有利于降低压控振荡器的相位噪声。环路滤波器采用二阶低通滤波器结构，通过对锁相环的相位裕度和锁定时间的要求来计算二阶低通滤波器的参数。鉴频鉴相器采用带有复位的D触发器结构。
　　本文利用 Spectre 仿真出了锁相环内部各个模块的相位噪声，并通过 MALAB建模的方式，拟合出了整个锁相环的相位噪声。最终以台积电180nm工艺实现了锁相环的电路仿真。仿真结果显示：电荷泵锁相环的输出频率范围是1.75GHz～2.08GHz；在输出频率为2GHz时，整体相位噪声是-118.8dBc/Hz@1MHz，锁定时间小于7μs，峰峰值抖动周期为6.3ps，符合时钟发生器的要求。