超大规模集成电路和超深亚微米技术的快速发展，促使了系统芯片（Systemon Chip，SoC)的产生，同时在SoC中也集成了越来越多的嵌入式存储器，因此嵌入式存储器的可靠性，对SoC芯片的整体性能有着非常重要的影响。文章针对SoC中的嵌入式存储器的可测试性设计展开研究。　　文章在深入研究SoC嵌入式存储器的基本原理和IEEE1500标准的测试结构和规范后，结合测试标准，针对SRAM和DRAM设计了具有兼容性的嵌入式存储器测试封装壳。它包括对边界寄存器、旁路寄存器和指令寄存器三个模块的设计，并且能够实现对SRAM和DRAM的测试封装。　　为了实现相应的测试和控制，文章结合测试封装壳，采用存储器内建自测试方法，设计了嵌入式存储器测试控制器，它负责生成测试激励、收集测试响应以及判断测试结果等功能。根据存储器测试算法以及测试壳的操作指令，完成了测试控制器的测试指令编码，此编码适用于不同的测试算法和不同的存储器的测试。　　整个测试系统由存储器测试壳与BIST控制器两部分组成。文章最后以SoC中的嵌入式存储器SRAM和DRAM为软件仿真对象。在QuartusII平台上使用硬件描述语言VerilogHDL，得到仿真波形，测试结果验证了文章所设计的BIST控制器与测试壳的有效性和准确性。因此文章的研究工作，在SoC嵌入式存储器的测试复用方面具有重要的意义。