随着半导体工艺的发展,流水线ADC的设计正向全数字结构的校准方向发展,因此使得功耗、误差估计、设计难度、芯片面积等有了很大的改善。尤其是在亚微米级、深亚微米级和纳米级的CMOS工艺下,可以采用大规模的数字校准技术,使得模拟电路的性能要求和设计难度大大降低。因此,目前在很多流水线ADC设计中,大多都引入了数字校准技术,并且这种趋势会在今后会更加明显。首先,分析了流水线ADC的结构,总结了ADC的性能指标,对非理想因素建立了误差模型,包括比较器失调误差、子DAC误差、ADC失调误差、运放增益误差、运放非线性误差。然后,根据近十年来的国内外研究成果,总结了流水线ADC的数字校准技术,并将其分类为五大类：码域均衡、分裂法、跳补法、离线法和PN注入,并分别对每种技术做出了优缺点分析。同时,本文还研究了一种BLMS的数字校准算法,该校准技术能够在后台模式下,自适应的校准流水线ADC的线性和非线性误差。结合一个200MS/s的流水线ADC,仿真结果显示,在输入90.55MHz的信号时,ADC的性能能够达到85.49dB的SNDR,95.21dB的SFDR。相比与未校准的情况,SNDR和SFDR分别提高了38.05dB和43.51dB。最后,用ASIC流程方案实现了BLMS数字校准电路,包括RTL编码、逻辑综合、形式验证、静态时序分析、数字版图设计和后仿真验证。在IBM0.13μm CMOS工艺下成功流片,该混合信号(模拟+数字)的ADC芯片面积为4.47×4.27mm2。