当集成电路进入到深亚微米阶段,芯片单位面积的功耗与热密度不断增加,使得芯片温度持续升高,温度梯度越来越大。且随着工艺进步,情况会进一步恶化。互连电阻受温度影响非均匀分布,新型介质材料的热导率较低,耦合效应随布线层数的增加而加强等问题,会导致电路时序紊乱、逻辑混乱。由互连温度效应引发的一系列问题已成为集成电路发展的瓶颈。互连建模必须要考虑到温度效应的影响。本文对考虑温度效应的RC、RLC互连建模和模拟技术进行了系统研究,主要贡献如下:　　 互连温升越高,引起的互连温度效应就越发明显。由于通孔具有相对较高的热导率,可以成为有效的热传导途径,从而极大的影响互连平均温升。本文针对通孔这一特性引入了虚拟通孔,建立了考虑多虚拟通孔效应的互连平均温升模型。所提模型将多通孔效应整合到层间介质的有效热导率中并得出更为精确的结果。此外本文还对多通孔效应进行了扩展应用,得出互连平均温升最小时的通孔间距与通孔数量。本文所提模型应用到IC设计中可以提高IC设计的精确度,优化电路性能。　　 互连延时已经成为整个电路延时的主要考量,尤其在温度效应不断加强的情况下,互连延时进一步恶化,已经成为导致电路失效的主要原因。本文在分析互连温度分布的基础上,提出了一种考虑非均匀温度分布效应的RLC互连延时模型,讨论了非均匀温度分布和电感效应对互连延时的具体影响,Hspice仿真结果表明,本文所提模型更为精确。在本文提出的考虑温度分布效应的互连延时模型的基础上,进一步提出了一种RLC互连树零时钟偏差构建方法,并推导计算了最优的零时钟偏差点。此构建方法同时考虑了互连温度非均匀分布、电感效应及不对称互连结构对零时钟偏差点的影响。针对65nm工艺节点对所提模型进行了仿真验证,结果表明,算法最大误差不超过1％。　　 缓冲器插入是改善互连延时所采用的最为广泛的一种方法。基于非均匀温度分布效应对互连延时的影响,本文提出了一种求解互连非均匀温度分布情况下的缓冲器最优尺寸的模型。给出了非均匀温度分布情况下的RC互连延时解析表达式,通过引入温度效应消除因子,得出了插入缓冲器的最优尺寸以使互连总延时最优。针对90nm和65nm工艺节点,对所提模型进行了仿真验证,结果显示,本文所提模型由于考虑了互连非均匀温度分布效应,更加准确有效,且在保证互连延时最优的情况下有效地提高了芯片面积的利用率。　　 随着特征尺寸的持续减小,互连串扰对电路性能的影响不断增强,许多以往可以忽略的问题随着技术的进步上升为制约电路性能的主要矛盾,本文基于MT串扰模型及互连的温度效应分析,提出了一种针对芯片温度变化的分布式RC互连时域电压串扰模型,并就45nm工艺给出了不同互连层的串扰电压分析。Hspice仿真结果表明,较之以往未考虑衬底温度分布效应的串扰模型,本文所提方法在保证仿真效率的前提下,在串扰噪声峰值、噪声脉冲宽度和噪声峰值出现的时间三个方面都具有较高的精度,最大误差分别不超过4.4％,3.2％和3.0％。