【摘 要】
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在部分并行或者全并行LDPC译码器架构中,随着稀疏校验矩阵维度的增加,计算和存储第二最小值已经成为制约译码器吞吐率和面积的关键因素。针对上述研究背景和问题,本文主要做了以下工作:1、本文提出一种自适应权重MS算法（awMS）。该算法不需要计算第二最小值,而是通过第一最小值计算得到。本文通过引入一个与校验节点输入有关的线性方程和一个随迭代次数变化的自适应系数来计算第二最小值,提高纠错性能,加快收敛速
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在部分并行或者全并行LDPC译码器架构中,随着稀疏校验矩阵维度的增加,计算和存储第二最小值已经成为制约译码器吞吐率和面积的关键因素。针对上述研究背景和问题,本文主要做了以下工作:1、本文提出一种自适应权重MS算法（awMS）。该算法不需要计算第二最小值,而是通过第一最小值计算得到。本文通过引入一个与校验节点输入有关的线性方程和一个随迭代次数变化的自适应系数来计算第二最小值,提高纠错性能,加快收敛速度。所提awMS算法与单最小值MS算法（smMS）比,在信噪比4db-4.4db条件下,纠错性能有0.2db左右的性能提升。与可变权重MS算法（vw MS）比纠错性能有所提升。awMS算法纠错性能等同于NMS算法。2、为了解决awMS译码算法校验节点传递到变量节点比特位数过多导致硬件资源消耗增加的问题,本文提出一种简化的自适应权重MS算法（sawMS）。所提算法对计算过程做优化,对计算得到的结果进行压缩。sawMS译码算法纠错性能没有损失,能够更快收敛。3、本文结合sawMS译码算法,使用硬件构造语言（HCL）Chisel实现一种采用流水线和寄存器组部分并行LDPC译码器。流水线的设计可以提高系统时钟频率和数据吞吐率,寄存器组存储计算得到的中间值和校验节点信息值。本文使用55nm CMOS工艺实现RS-LDPC译码器。译码器执行最多8次数据迭代译码,核心面积1.7mm2,信噪比4.4db条件下吞吐率可以达到29Gbps。LDPC译码器的译码速度达到IEEE 802.3an标准的要求并且在面积和吞吐率上与其它同类型译码器相比具有一定的优势。
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