集成电路(integrated circuit,IC)测试是IC产品制造过程中不可缺少的环节。它既要保证IC芯片的正确逻辑,又要保证IC芯片在规定的时间内做出正确的响应。随着IC系统工作频率的不断提高,一个细微的制造误差都可能对芯片的可靠性造成影响。因此,以确保IC时序特征的正确性为目标的时延测试也成为了测试领域的一个热点问题。本文分别针对小时延故障模型和跳变时延故障模型研究时延故障测试。针对小时延故障,研究新的测试产生方法,进一步减少测试产生时间,提高小时延故障覆盖率。针对跳变时延故障,提出一个故障覆盖率较高的测试产生方案。本文创新性的主要工作有:(1)充分利用电路中节点间的相互关系,提出利用统计信息指导测试产生过程的方法。提出的测试产生方法在通路选择上采取通路自增长的方式,缩小了通路的搜索空间。同时,采用超速测试,把电路中的通路合理的进行分组,提高了通路的可测性。提出的统计信息方法,能够在测试产生的回退阶段提前对未知信息做出判断,从而减少由冲突导致的回溯次数,降低测试产生时间,在回溯次数的限定下,提高故障覆盖率。在ISCAS’89基准电路上进行的实验表明,提出的方法在减少测试产生时间，提高小时延故障覆盖率均有一定的效果,故障覆盖率平均提高1.3%左右。(2)合理地利用固定型故障的测试产生方法,设计出一个具有较高效率的跳变时延故障测试产生方案。采取的方法把单帧电路结构改造为双帧电路结构,使得产生的测试向量满足歪斜负载(latch-on-shift,LOS)时延测试向量的要求,并且通过电路结构图的改造,把跳变时延故障的测试产生转化为双固定型故障的测试产生。同时,把电路中节点间的统计信息应用到测试产生的过程中,进一步提高了跳变时延故障覆盖率。在ISCAS’89基准电路上进行的实验表明,提出的方法提高跳变时延故障覆盖率平均达到1.02%左右。