扫描链平衡相关论文
随着集成电路技术和工艺的迅猛发展,三维集成电路通过垂直集成硅通孔极大地提升了集成的晶体管数量,势必将成为继摩尔定律之后一项......
三维芯片由于其高性能和低功耗越来越受到人们的欢迎.SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上，从而实现整个系......
随着集成电路制造工艺和设计水平的飞速发展，片上系统（System on Chip，SoC）成为当今集成电路设计的一大主流，但是 SoC测试已成为制约其......
IP核的测试时间与其加载测试封装后的最大输入/输出扫描链长度有直接关系,为了降低测试成本,减少测试时间,必须对IP核内的扫描链进......
三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个（或少数几个）芯片上,从而实现整个系统功......
由于芯核的测试时间与芯核内最长扫描链的长度成正比,通过将SoC中的芯核进行成对匹配,使双芯核内最长的扫描链比两个单芯核内最长......
SOC技术的迅速发展,使得芯片测试技术面临重大的挑战,为了降低测试成本、减小测试时间,IP核扫描链平衡设计尤为重要。提出基于＂基准......
减少SoC的测试时间是降低测试成本的有效方法。提出一种二次排序组合的扫描链平衡算法以减少IP核测试时间。算法首先对内部扫描链......
随着集成电路规模的增大，其特征尺寸不断减小，但是互连线尺寸，尤其是全局互连线尺寸却没有同比例缩小。因此，集成芯片在传统二维环境下......
如今,IP的复用技术在芯片上得到了广泛的使用,通过芯片复用的方法,芯片的体积,功耗,性能等一些指标都有了相对的改善。但是面对着......
对IP核进行扫描链平衡设计是缩短SoC测试时间的根本办法之一。扫描链平衡方法主要有BFD、MVA、MVAL等,但这些方法都是对扫描链的一......
