片上SOC（System On Chip,SOC）系统已经被广泛应用到人们的日常生活中,数模/模数转换器更是连接数字世界和模拟世界的桥梁。锁相环型频率合成器不仅具有频率变化时间短,调节范围宽的特点还具有输出信号精度高、噪声低的优势,是SOC系统中为数模/模数转换器提供时钟信号必不可少的模块。当前物联网兴起、电子类产品消费巨大,为满足锁相环在低频SOC系统应用的需求,设计了一款低噪声低杂散亚采样锁相环。传统电荷泵锁相环（Charge Pump Phase-Locked Loop,CPPLL）可以提供时钟信号但是存在带内噪声,杂散等指标差的问题。传统亚采样锁相环虽然有较低的带内噪声但也存在输出杂散的问题。因此,提高锁相环相位噪声、杂散等性能一直是研究的重点课题。针对上述问题,设计了一款应用于低频SOC系统的低噪声、低杂散亚采样锁相环（Sub-Sampling Phase Locked Loop,SSPLL）,本文对传统CPPLL工作原理、相位噪声原理进行分析与研究,采用亚采样技术,降低了传统CPPLL带内噪声。对亚采样锁相环杂散机制进行分析,采用dummy模块减小了亚采样锁相环输出时钟杂散。该设计的主要工作如下:（1）针对低杂散的设计需求,设计了低失配亚采样电荷泵（Sub-Sampling Phase Charge Pump,SSCP）,结构中使用互补开关技术,减小了由于不同种类MOS开关管带来的开关延时,避免了时钟馈通效应。可编程电流调整网络可根据应用对电荷泵电流微调来实现最佳电流配比。设计了可将SSCP输出电压钳制的单位增益放大器,稳定了压控振荡器（Voltage Controlled Oscillator,VCO）偏置电压（VC）,使SSCP静态电流失配率减小至1%以下,降低了电荷共享和电荷注入带来的影响,减小了亚采样锁相环输出时钟杂散。（2）针对相位噪声的设计需求,设计了新型亚采样鉴相器（Sub-Sampling Phase Detector,SSPD）,采用传输门开关增大采样范围,减小采样失真。差分隔离缓冲器缓冲杂散,隔离前后通路的噪声串扰效应。设计了带有稳压器偏置的电阻可编程环形压控振荡器（Ring VCO）输出时钟精度高、噪声小、模块线性度好。可编程电阻调节网络采用反馈技术降低电压波动对压控振荡器的影响,实现了压控振荡器高稳定性输出,避免了环路相位噪声恶化。（3）本次电路设计在SMIC 110nm CMOS工艺环境下进行仿真验证和版图设计,仿真验证结果表明,在1.2V电源电压下,环路稳定时的静态功耗为1.85m W。SSCP充放电电流为22u A时,静态电流失配率低至0.21%。经过Spectre中PSS+Pnoise仿真验证并对噪声进行取样,利用Matlab建模进行各个电路模块噪声拟合,得到亚采样锁相环整体相位噪声,在载波偏移为100KHz处,环路的带内噪声为-118.6dBc/Hz@100KHz。在环路输出时钟信号稳定在64MHz后对其做傅里叶变化得到输出时钟信号的杂散小于-89dBc。