集成电路制造技术进入纳米时代后，电路中容纳的晶体管数量越来越大，互连线层数从原来的六层增加到九层甚至十层，互连线材料和工艺也发生了改变，芯片性能显著提高并且制造成本降低，但设计（包括设计工具和模具加工）成本均成倍增加。庞大的设计和加工费用已成为芯片设计厂商首先要考虑的问题，“一次成功”的芯片设计已成为对电路设计师的基本要求。传统上，电路芯片成品率是靠遵守制造厂家制定的设计规则来实现，由于工艺节点（器件关键尺寸或互连线特征尺寸）的继续变小，这一方法产生了许多问题。制造过程中半导体材料和工艺物理特性的变异已不能单靠以往晶圆厂或掩模厂采用的分辨率增强技术（RET）所能矫正；在极小的纳米CMOS工艺技术（65nm和45nm）中，这种状况变的越来越复杂，需要更准确的仿真模型和工艺模型来帮助设计者进行电路的设计。目前，可制造性设计（DFM）和成品率驱动设计（DFY）已成为近年来半导体工业界和学术界重点研究课题之一。　　 根据纳米工艺中许多关键步骤（如光刻、刻蚀和化学机械抛光等）中的基础物理问题，本文分析了制程中日益严重的工艺波动和目前严重影响纳米级集成电路成品率的三种误差因素。结合目前后段制程的工艺特点，分析了铜互连线在设计制造过程中出现的问题。设计实现了铜互连寄生电容的有源测试结构，成功将互连线层间寄生电容与同层寄生电容分离，为建立具有坚实物理基础的互连线电容模型提供精度高达0．01fF的数据。设计了提取标准互连线性能参数SIPPs的无源测试结构，并在测试结构实现的过程中，建立了随工艺节点变化的互连线测试结构工艺IP库。在此基础上为建立DFM物理设计规则和进一步研发纳米工艺中互连线特有的各种新物理现象奠定了基础。