随着集成电路水平的高速发展,芯片内部和I/O的速度越来越快,复杂的数模混合电路对测试覆盖率的要求也越来越高,而芯片规模的飞速发展,使得芯片测试的时间也成倍的上涨。为了保证芯片的质量,所以必须加大测试覆盖率；而另一方面为了控制芯片的成本,不能无限制的增加测试时间。因此如何在不减少测试覆盖率的前提下减少测试时间,降低测试成本变得尤其重要。本文主要从视频处理芯片的设计开始到ATE测试,板级测试,介绍了一些优化测试成本的方法。这些方法都不会降低测试覆盖率,而且经过芯片的实践都是非常有效可行的。首先从芯片设计出发,在设计芯片测试的一开始就需要考虑将来大规模量产的测试成本。先从测试的硬件成本开始讨论,之后是测试时间和测试可重复性和稳定性,并且加强失效芯片的测试覆盖率。在这里主要介绍了PLL jitter测试方法的优化,使得测试时间从1S有效降低到了3mS,并且成功降低了17%的DPM。同时介绍了一些测试方法的比较,包括高速端口测试等。并且指出了现有的测试方法的覆盖率缺陷。通过在板级实现mbist的diagnosis有效的减少了ATE上的工程性测试时间。其次在芯片的测试部分,介绍了完整的测试流程,分析如何简化流程。在ATE测试部分分析了测试成本的组成。从硬件的配置开始,介绍了降低成本的方法。包括测试程序的优化调整,测试向量的简化以及测试良率的提高和芯片复测率的降低。并附上了基于这些方法在实际芯片应用中减少的测试时间。之后从芯片的板级测试介绍了如何优化板级测试硬件,降低测试时间的方法。由于总的测试成本包括板级和ATE测试,因此从总成本的减少入手,将ATE和板级测试一些冗余的测试项优化,或是将一些测试时间很长的测试项移植到板级测试去。最终实现了总的测试成本的减少。