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SiC MOSFET在高功率、高速以及高温条件下的应用具有极大的潜能。近几年,随着材料生长以及工艺技术的不断发展,SiC MOSFET得到了快速发展。与VDMOSFET相比,沟槽MOSFET(UMOSFET)因不存在JFET区使其导通电阻更小。但是,UMOSFET结构自身存在一个很严重的问题,即沟槽栅氧化层拐角处电场比较集中,使得栅氧化层容易发生提前击穿。SiC浮结UMOSFET可以通过调节漂移层电场分布来缓解栅氧化层介质的电场峰值,提高器件击穿电压。仿真结果显示,浮结UMOSFET器件的栅氧化层保护与高击穿电压之间存在折中关系。浮结掺杂浓度越高,栅氧化层拐角电场峰值越小,越不容易发生栅介质的提前击穿。但浮结的浓度过高,又会导致浮结与下漂移区之间PN结的电场集中,使得雪崩击穿提早发生。当选择合适的浮结掺杂浓度时,器件击穿几乎同时发生在栅氧化拐角以及浮结与下漂移层形成的PN结处,此时器件的击穿电压最大。但是在实际工艺中,并不能精确控制浮结的掺杂浓度,因此需要增加浮结掺杂浓度来保护栅氧化层,但与此同时器件击穿电压有所降低。本文提出了非均匀掺杂浮结UMOSFET,其特点在于浮结上部分掺杂浓度高于下部分掺杂浓度。上部分掺杂浓度高用于保护栅氧化层,降低下部分掺杂浓度用于缓解浮结与下漂移区之间的电场集中。首先,本文对双区浮结UMOSFET器件的正向和阻断特性进行了仿真分析。结果表明,对浮结采用非均匀掺杂器件的特征导通电阻基本不变。在阻断特性方面,当浮结总电荷量高于一定值时,改变浮结上下两部分掺杂浓度,栅氧化层均可以得到保护,击穿电压的大小与掺杂浓度分布密切相关,当浮结上下两部分掺杂浓度为渐进变化时,器件击穿电压较大。在双区浮结分析的基础上,本文给出了高斯掺杂浮结的工艺设计。在相同浮结掺杂面密度条件下,高斯掺杂浮结UMOSFET击穿电压为1644V,且击穿发生于体内。高斯掺杂浮结的击穿电压相比均匀掺杂提高了18.8%。最后,在浮结总电荷量相同条件下,本文对高斯掺杂和均匀掺杂浮结UMOSFET的栅电荷以及开关特性进行动态仿真比较。结果表明,高斯掺杂浮结UMOSFET在提高器件击穿电压的同时动态性能未退化。