多时钟域相关论文
在复杂SOC设计中，设计人员遇到越来越多的多时钟域间的信号传递问题，而其 中亚稳态问题则是影响芯片稳定性与可靠性的关键因素。......
深亚微米工艺使得裸片(die)面积减小、芯片频率提高和成本降低，但是与此同时芯片的复杂度成指数增加，在芯片设计过程中复用多个高性......
随着设计复杂度的提高,当前SOC系统的集成能力空前提高,SOC的设计面临巨大的挑战.针对多时钟域之间的亚稳态现象,分析了亚稳态产生......
为了确保拥有多个异步时钟域的系统级芯片(SoC)能够可靠运行,设计人员必须使这些跨越了多个域的时钟和数据信号保持同步.尽管这并......
随着MIL-STD-1553B总线在航空、航天等军事领域的综合电子信息系统中的广泛应用。系统应用对1553B协议处理器的高传输率、高可靠性......
本文提出了多时钟域逻辑设计中的一般问题,介绍了异步电路设计中同步化处理的重要作用,分析了触发器失效的原因和几种可行的解决亚......
在ASIC设计中，不同的模块往往工作在不同的频率下，在一个芯片上采用单时钟设计基本上是不可能实现的。多时钟域的设计是SOC设计中的......
分析了多时钟域数据传递设计中亚稳态的产生以及对整个电路性能和功能的影响，以一款异步并行通信接口芯片的设计为例，详细描述了采用......
为了降低测试成本和难度,提高质量和成品率,量产芯片一般包含存储器内建自测试（MBIST）模式和扫描链测试（Scan Chain Test）模式。另一方......
本文针对多时钟域下的片上网络在跨时钟域传输数据时所遇到的问题进行分析，并探讨其解决的方法。同时对异步时钟的数据同步的几种主......
研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大......
多时钟域是SoC测试中的一个重要特点。主要研究测试向量从多时钟域转换到单时钟域而用于ATE的测试。转换的核心是对周期化的选择。......
在大规模集成电路设计中,一个系统包含了很多不相关的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成......
在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA（differential power analysis）攻击能力有很大影响,因此提出了一种基于寄存器翻......
研究可编程系统芯片（SOPC）设计中常见的多时钟域间的数据传递。分析多时钟域间亚稳态的产生机理和危害，并讨论消除亚稳态的参数约束和......
随着FPGA在工业及民用电子产品中越来越多的应用,逻辑复杂度也随之提高。因此对其可靠性、安全性的要求也越来越高。FPGA设计中若......
绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题，多时钟域设计的一个难题是如何避免亚稳态的产生，异步FIFO是一种不......
介绍了一种在UltraFlex系统上进行多时钟域电路测试的方法,利用了UltraFlex系统自身硬件设计的特点和VBT,解决系统在多时钟电路频......
本文分析了异步电路中亚稳态产生的原因和危害，比较了几种常用的降低亚稳态发生概率的设计方法，针对这些方法不能彻底消除亚稳态的不......
半导体工业的迅速发展给集成电路的计算机辅助设计(CAD)带来了很多挑战：一方面,随着特征尺寸的不断缩小,工艺偏差的影响日益严重,使......
多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信......
实时时钟芯片是目前运用最广泛的消费类电子产品之一,需为系统提供精确的时间基准,当前实时时钟采用精度较高的晶体振荡器作为时钟......
在FPGA电路设计中,信号间常发生跨时钟域的传输,亚稳态问题成为影响系统可靠性的关键因素;目前的测试方法不能满足对亚稳态的测试,......
异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减......
随着复杂集成电路的飞速发展,SoC产品成为了整机系统的重要解决方案。由于此类产品的复杂结构、多时钟域特性,对测试方法和测试技......
随着SOC技术的快速发展,对IP核提出了越来越多的规范化、标准化、鲁棒性要求,尤其IP核接口时序的柔性适应能力、IP核参数化可配置......
片上网络是一种新的片上互连结构。使用片上网络作为片上互连结构的微系统芯片称为片上网络系统。由于片上网络本身就是全局异步局......
