静态时序分析相关论文
随着集成电路规模越来越大， 设计变得越来越复杂. 为了有效地提升设计生产率， 芯片敏捷设计受到越来越广泛的重视. 在芯片RTL-to-GDS......
静态时序分析是目前通用的芯片时序验证的重要方法，其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则，好的时序约束可......
在超大规模芯片设计中,时序收敛是保证设计能够在各种环境下正常运行的必要条件。所以在集成电路后端设计中,需要在各个设计阶段多......
在先进工艺节点（7 nm,5 nm及以下）下，电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大，进而产生......
在当前的集成电路产业发展中,得益于半导体制造工艺随着摩尔定律的不断发展,集成电路的制程从28nm向7nm甚至5nm和3nm不断推进。集......
随着集成电路的高速发展,芯片集成度不断提高,工艺尺寸越来越小,金属互连线的寄生效应带来的串扰和电压降等信号完整性问题成为电......
热导式气压传感器广泛应用于航天、化工、半导体加工、食品加工、电子封装以及科学研究等诸多领域。随着微机电系统(MEMS)和集成电......
红外图像小目标检测多级滤波算法通过改变基本滤波模板级数,获得不同带宽的滤波模板,达到同时检测大小不同小目标的能力。本文在详......
随着CMOS集成电路按比例缩小,集成电路设计在CMOS时代的后期面临不断增加的可变性和可靠性问题的挑战。即使在容错应用中,由晶体管......
半导体工艺水平的飞速提高使当今集成电路的发展进入到深亚微米时代，随着集成电路的设计规模越来越大、复杂度越来越高，而产品上市的......
深亚微米工艺使得裸片(die)面积减小、芯片频率提高和成本降低，但是与此同时芯片的复杂度成指数增加，在芯片设计过程中复用多个高性......
现代工艺所提供的巨大集成能力，使得片上系统(SoC)的设计，从过去的尖端技术发展成为当今的一种主流技术，在这些SoC中一般集成一个或几......
集成电路后端设计技术是集成电路设计中的关键技术，它将前端设计的门级网表转换为具体的版图，是芯片设计与制造的桥梁。集成电路后端......
随着数码技术、半导体制造技术以及网络的迅速发展,将视讯、影音、通讯集合于一身的数码产品倍受热捧,其发展速度可以用日新月异来......
集成电路的飞速发展为科技领域带来了革命性的促进作用，大到航天飞机太空卫星，小到电脑手机中的处理器都离不开集成电路的支持。对于......
随着工艺线宽的减小,时序问题开始主导集成电路设计.为了解决全芯片的互连延时,需要全芯片分析和优化.PrimeTime是Synopsys公司全......
【摘要】当代数字IC设计的规模和复杂性的不断地在增加，验证工作也越来越困难，特别是静态时序的分析在此背景下变得尤为重要，目前業界......
讨论了静态时序分析算法及其在IC设计中的应用.首先,文章讨论了静态时序分析中的伪路径问题以及路径敏化算法,分析了影响逻辑门和......
随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路......
在超大规模集成电路设计中,时序分析的精度和完备性决定了芯片是否能达到预期的性能。门级静态时序分析技术凭借容量和速度的优势,......
本文在简要介绍寄生参数提取工具Star—RCXT和静态时序分析工具PrimeTime的基础上，对已通过物理验证工具CalibreDRC和LVS的FFT处理......
为了满足基于小波变换的高速信号实时处理的需求,在FPGA上实现更高速的5/3小波变换。采用静态时序分析的方法分析了当前5/3小波变......
本文基于Synopsys公司的静态时序分析软件PrimeTime（PT），介绍了ASIC设计验证的静态时序分析（STA）堃法。文中首先介绍了STA的基本原理，PT......
在集成电路设计技术已进入第四代的今天，一个电子系统或分系统可以完全集成在一个芯片之上，即系统芯片(SOC)集成。随着设计规模增大......
多周期路径是将复杂电路运算拆分在多个时钟周期完成,从而提高电路总体运行频率的一种设计方法,是数字电路中广泛使用的一种设计手......
提出了一种双阈值电压的动态门限静态功耗优化算法。该算法通过直接统计电路门级节点的松弛裕度，利用静态时序分析其最大松弛裕度及......
数值数据处理器(NDP)芯片已问世多年,但对类xx87系列的研究仍在持续,由于xx87系列的技术难度以及国外技术封锁等原因,国内相应的对......
本文利用PrimeTime对超大规模集成电路（VLSI）的静态时序进行验证,主要是对工艺库和环境的设置、定义延时信息、定义时钟属性、定义时......
集成电路设计进入深亚微米阶段后 ,静态功耗不容忽视 提出一种基于双阈值电压的静态功耗优化算法 ,利用ISCAS85和ISCAS89电路集的......
本文阐述了HDL设计中后端时序分析的一些概念,重点介绍了使用MAXPLUSII的静态时序分析工具TIMING ANALYZER对设计进行仿真分析的方......
为简化和加速复杂IC的开发，Cadence设计系统公司不久前推出Tempus时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨在帮助......
随着集成电路的设计规模不断增大,芯片的验证工作变得越来越重要.文章首先回顾了一些常用的验证技术,然后分别讨论了SOC设计中所要......
数值数据处理器（NDP）芯片已问世多年，但对类xx87系列的研究仍在持续．本文旨在开发具有我国自主知识产权与xx87完全兼容的专用芯片，采用......
为了解决微处理器设计中时序验证和性能优化问题,采取可综合代码设计到静态时序分析过程中针对关键路径进行处理的策略,完成了系统......
提出了一种基于串扰延时查找表的静态时序分析方法.该方法首先由芯片版图提取出串扰线仿真电路,然后采用批处理仿真方式得到串扰延......
随着集成电路规模的不断增大,工艺尺寸的不断缩小,各种短沟效应及互连效应对电路性能的影响日益加重,时序收敛成为设计者面临的最......
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随着集成电路特征尺寸不断减小和芯片设计复杂度、集成度提高,给芯片物理设计带来诸多挑战,不仅要满足芯片的时序、面积、功耗和设......
静态时序分析是验证时序是否收敛的重要手段，但它需要准确的时序模型，尤其是全定制电路不能使用一般晶圆工厂提供的时序工艺库。这里......
随着电子设备处理器运行速度的不断提升,对移动终端内存处理数据的速度也要相应的提高,在保证高速运行的同时也要保证数据的稳定性......
集成电路飞速发展,芯片的工艺特征尺寸已经缩小至纳米级别,带来了很多新的挑战。频率的提高和多模式多端角加大了时序收敛的复杂度......
利用多片FPGA对SOC系统进行功能验证时,原始的系统分割策略常常导致欠优化的结果,有时甚至会付出重新设计的高昂代价.文章在静态时......
关键路径问题是数字集成电路静态时序分析中最重要的问题之一.关键路径查找的基本拓扑算法由于没有考虑输入信号上升/下降时间(sle......
IC设计从代码设计到最终的投片（tapout）,中间会经过多步实现流程,一般来说,包括前端的代码风格检查、cdc（clock domain crossing）检查......
高效、可靠、全面的验证工作是可重用IP核开发成功的保证。本文针对可重用IP软核的验证过程进行研究,主要从RTL级功能验证、静态时......
介绍了 10 0Mbit/s以太网卡控制芯片设计体系结构 ,提出在该芯片设计流程中采用静态时序分析对设计进行门级验证 .该设计的门级验......
静态时序分析方法不依赖于激励,且可以穷尽所有路径,运行速度很快,占用内存很少,克服了动态时序验证的缺陷。我们探讨了时序路径、......
为了应对工艺变动，同时在新型数字IC设计过程中实现性能、功耗和产量的最佳结合，IC设计业正在从静态时序分析（STA）工具转向统计性STA（SS......
