时钟偏斜相关论文
示波器作为“电子工程师的眼睛”,是工程领域最常用的测量仪器之一。手持式示波器克服了传统数字示波器体积大、功耗高等缺点,在保......
在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键......
随着系统数据速率的提高,时钟抖动分析的需求也在与日俱增.在高速数据链路中,时钟分配器的时钟偏斜会影响系统的整体性能.分析了相......
针对分布式集成的DIMA网络系统提出一种基于时钟偏斜的时间触发通信调度方法。该方法在考虑时钟同步误差和时钟漂移造成的时钟偏斜......
流水线技术的出现改变了计算机传统的顺序执行模式，通过指令的重叠执行，提高了指令执行的并行性，极大地提高了计算机系统的性能。针对......
本文从时钟系统的两个主要参数——时钟偏斜和抖动对系统性能的影响入手，对现有的高性能VLSI同步数字系统中的时钟分布网络和偏斜补......
设计数字集成电路时,关键是要满足时序的约束。时钟树综合是芯片设计后端优化时序过程中至关重要的一环,尤其是在复杂的超大规模高......
微处理器急剧增长的性能要求对时钟分布网络设计提出了严峻的挑战，45nm以下的后纳米电路阶段，时钟偏移调整、片内外时钟相位的同步、......
本文以降低时钟偏斜,减小时钟分布网络功耗为出发点,深入研究了时钟分布网络的时钟偏斜调整技术和功耗优化技术,针对传统时钟系统......
针对时间交叉采样模数变换器(time-interleaved analog-to-digital converter,TIADC)中存在的时钟偏斜误差,提出了一种新的自适应......
时钟分布网络在同步电路系统中扮演着极为重要的角色，其设计优劣不仅决定同步系统功能的正确性，影响系统性能的高低，更是整个系统功耗......
通过对SOC传统时钟设计在层次化开发模式下遇到的新问题进行分析，提出了一种新的时钟设计方法．利用相位同步信号（Phase_sync）作为层次......
在分析星载FPGA内时序电路特性以及FPGA可编程资源特性的基础上,指出了FPGA内同步时序电路出现时钟偏斜现象的机理。针对时钟偏斜,......
对于高性能CPU设计,特别是在16 nm以及更高级的工艺节点上,signoff的corner很多,增加公共时钟路径长度、改善各RC端角下时钟延迟的......
随着微电子技术的飞速发展,当前高性能微处理器已经普遍采用0.13μm制造工艺,处理器内核的时钟频率已经达到3GHZ以上,这使得时钟系......
由于反熔丝FPGA架构和实现原理的特殊性,反熔丝FPGA应用设计在物理实现时,存在一种易于发生、故障现象不稳定且具有一定隐蔽性的时......
微电子技术的进步使数字系统的复杂度和工作频率不断提高，象微处理器这样的高速器件工作频率都已经达到了几GHz。在这种情况下，时钟......
