延时锁相环相关论文
本文通过分析传统的总线数据传输的特点，介绍了一种运用FPGA对总线的传输进行控制的新方法。这种方法利用FPGA内部的DLL模块在系统......
介绍了一种基于 0 .5 μm CMOS DL L 合成 1GHz信号的新方法 .这种方法的特点是只通过使用简单的逻辑和放大来产生倍频信号 .该设......
一、用途在时分多址卫星通信系统中,完全钟同步是一种先进的时钟同步方法。实现完全钟同步要解决一系列技术问题,这些问题大多与......
本文叙述了长延时锁相环的研制情况和实验设备,同时也给出了通过“交响乐”卫星的现场试验结果。
This article describes the de......
本文通过介绍传统的总线数据传输的特点,分析了系统时钟工作的极限频率,比较了SDR和DDR总线的传输方式。文中给出了利用总线数据DD......
尽管特征尺寸的缩小和I/O速度的升高赋予系统更好的功能和性能，但是同时也带来了测试上的挑战。为了确保整个链路系统有较好的误码......
本文先对USB2.0标准做了简要介绍，根据其对物理层工作的要求和USB2.0数据传输的特点，给出了时钟发生器和时钟恢复电路的设计目标。由......
随着CMOS工艺的快速发展，VLSI系统的速度越来越快，系统时钟频率不断提高，模块单元之间的时钟抖动愈发严重。过大的时钟抖动会降低电路......
为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特......
延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic r......
通过对PLL和DLL相伴抖动的比较，结合DLL倍频器的结构特点，得出了一个有用的公式，这个公式可以用于在PLL和DLL两种结构中选择出一个最......
本文提出了一种基于过采样量化器和换挡（Gear-Shift）控制机制的新颖的数字延时锁相环（DDLL）,可以嵌入于FPGA芯片IO单元的延时管理系统,......
在国际单位制的七个基本物理量中,时间量是最基本的,与其他物理量相比,时间量具有更高的普遍性、高精度测量性以及广泛性,为了探究......
锁相环(PLL)和延时锁相环(DLL)采用的都是锁相技术,常用在时钟产生电路中。尤其是对时钟信号要求高的电路中,PLL或DLL是不可缺少的......
在直接序列扩频通信系统中,要想将原始数据完整、准确、无误地解扩出来,伪码同步的准确性、及时性是至关重要的.因此,针对直接序列......
延时锁相环（DLL）是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜，对输入时钟进行分频、倍频、移相等操作。文中介绍了......
低压差分信号(LVDS)作为高速、串行视频接口技术,在平板显示中有着广泛的应用,但随着平板显示器向着大尺寸、高分辨率的方向不断发......
锁相环是模拟及数模混合电路中的基本并非常重要的一个模块，是一个能够跟踪输入信号相位和频率，并输出锁定相位、低抖动的其它频率信......
延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic rando......
随着科学技术的高速发展,图像处理器在军事、科研、工农业生产、医疗卫生等领域的应用越来越广泛,然而由于图像自身的缺陷,使得各......
延时锁相环(Delay Locked Loop,简称DLL)与锁相环(Phase Locked Loop,简称PLL)相比,稳定特性更好,时钟抖动更低,因此得到了广泛的......
锁相环(PLL)和延时锁相环(DLL)是现代电子设备中最重要的组成部分之一，通常被用于时序电路和时钟产生电路中。延时锁相环与锁相环相......
随着集成电路行业的快速发展,高速数模混合系统对信号时序的要求日益增加。所以,设计电路时可以通过添加若干延时单元,以补偿信号......
FPGA(现场可编程门阵列)芯片是IC领域的重要组成部分,越来越多的集成电路设计和仿真依靠其来完成。目前市场上的FPGA芯片以欧美大......
为了应对传统延时锁相环(Delay locked loop,DLL)的谐波锁定问题,提出一种结合施密特频率选择器的DLL型90°移相器.采用施密特频率......
