华莱士树相关论文
提出了高速数字伪码匹配滤波器的几种实现方案，评估了其性能，比较了方案之间的优劣。模拟及电路综合的结果表明，文中提出的方案可以使......
硬件数字乘法器是一个高速数字信号处理系统的关键部件.目前在美国和日本已经研制出单片的16×16位数字乘法器超大规模集成电路.......
本文详细介绍了１８×１８ＭｏｄｉｆｉｅｄＢｏｏｔｈ算法和华士树乘法器的全定制芯片设计。芯片的工艺采用１．２μｍ，整个算法仿真和版图设计工作是在ＭｅｎｔｏｒＧｒａｐｈｉｃｓ公司的ＧＤＴ上完成的。芯片加......
科学计算的性能往往能成为很多行业发展和深入的瓶颈,而Godson-T众核处理器作为定位于未来高性能科学计算的并行计算芯片解决方案,......
学位
文章讨论了基本的线形阵列加法器和基于水平压缩矩阵的并行阵列加法器,在此基础上提出了一种改进的阵列乘法器结构,通过生成多位的......
文中设计了一种基于“移位-加”的专用常数乘加器来实现常系数滤波器的乘加运算。该常数乘加器基于CSD编码技术，采用3-2压缩器，并以......
对高性能乘加单元的设计原理与方法进行了研究,采用改进的Booth算法设计乘法器,提出了一种新的实现这种算法的内部电路逻辑结构.采......
文章讨论了基本的线形阵列加法器和基于水平压缩矩阵的并行阵列加法器,在此基础上提出了一种改进的阵列乘法器结构,通过生成多位的......
采用一种改进的基-4BOOTH编码和华莱士树的方案，设计了应用于数字音频广播（DAB）SOC中的FFT单元的24×24位符号定点并行乘法器．通过......
本文设计了适用于SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24无符号和有符号乘法。在乘法器的设计......
乘加器是多媒体数字信号处理器的关键运算部件，支持单指令多数据流的乘加单元结构能显著增强处理器的多媒体数据处理能力。在定长的......
本文介绍了一种用于QAM（Quadrature Amplilude Modulalion）解调均衡器中乘加（乘减）器（MAC）的设计。谊设计完成了11bitlobitllbitlObit的......
文章实现了一种高速数字FIR滤波器。为满足FIR滤波器的速度要求,采用了一种基于＂移位-加＂的专用常数乘加器来实现常系数滤波器的乘加......
针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点......
对基于阵列乘法器、修正布斯算法 (MBA)乘法器、华莱士 (WT)乘法器和MBA -WT混合乘法器的四种架构的32位乘法器性能进行了比较 ,在......
本课题来自一款16位高性能低功耗数字信号处理器FT-C55LP的自主正向设计,其设计目标是各项技术指标与T(ITexas Instruments)公司的......
有限冲激响应(FIR,Finite Impulse Response)滤波器因其具有线性相位、精度高以及易于大规模集成等诸多优点而被广泛应用于数字信......
