BOOTH算法相关论文
随着微电子技术的不断发展,集成电路规模日益增大,在处理器芯片的面积逐渐缩小的情况下,对大量数据的处理更为频繁,因此对数字处理......
提出了一种16×16位的高速低功耗流水线乘法器的设计。乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,......
本文介绍了一种48bit+24bit×24bit带饱和处理的MAC单元设计.在乘法器的设计中,采用改进的booth算法来减少部分积的数目,用由......
本文介绍了大数乘法器的一种高速实现算法，采用了Booth算法和Wallace Tree算法，通过减少部分积，并把大数加法拆分为32位的加法来实现......
以乘法器为代表的算术运算单元是现代数字系统的核心之一,其计算速度在很大程度上影响整个芯片的运算效率.本论文提出了一种改进的......
在Booth算法的基础上,结合微处理器中流水线的结构,提出了1种改进的Booth乘法器,以适合全定制版的设计,有效地减小版图的面积、简......
介绍了一种40±16×16位高速乘累加/减器的设计.该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运......
讨论了32位浮点乘法器的设计，算法采取了二阶Booth算法；部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法；最后给......
文章介绍了一种32×32位的乘法器设计方案.该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展......
文章提出一种RISC MCU中的32位嵌入式定/浮点乘法器的设计,用于完成32位定/浮点乘除法.利用一种新的改进型三阶Booth算法,井采取Wa......
在已有的一般定点乘法运算算法的基础上提出了一个新算法，该算法通过相乘时只需对被乘数进行较少的几次移位相加即可得到结果，从而提......
提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目，提出了一种压缩器混用的Wallace树结构压缩阵列......
采用Verilog HDL语言,在FPGA上实现了32位单精度浮点乘法器的设计,通过采用改进型Booth算法和Wallace树结构,提高了乘法器的速度.......
基于提高速度和减少面积的理念，对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点，研究并设计了采用Radix2的Booth算法乘法器以......
在分析改进Booth算法双字节(16 bit)乘法器的基础上,提出一种并行的乘法器结构,并且在最后的快速进位链中运用了新的设计,提高了乘......
研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0．13μm工艺实现的阶64，128和256的128bi......
本文设计了适用于SOC(System On Chip)的快速乘法器内核。通过增加一位符号位,可以支持24×24无符号和有符号乘法。在乘法器的设计......
为了减少乘法指令在保留站中的等待时间，设计了一款32位流水线型乘法器，该乘法器将应用于作者设计的一款超标量处理器中．该乘法器应用......
在FPU的设计中,乘法运算电路是设计高精度高速度的乘法电路的重要部分,对提高整个FPU的性能具有重要的意义.通过对浮点处理单元(FP......
在基4的Booth算法得到部分积的基础上，采用了优化后的4：2压缩器的Wallace树对部分积求和，最后用CPA得到最终的和。优化下的并行乘法器......
讨论分析了传统Booth算法及改进二阶Booth算法的特点，提出一种适合多阶算法的一般通式及部分积的实现方法，可根据乘数的位宽采用不同......
综合的32位乘加器需采用5段流水线才能满足CPU的设计指标,但这样会造成与CPU指令流水线不匹配,带来了控制复杂化.为解决这个问题,......
首先分析比较了几种典型的乘法器实现结构,然后采用树型组合方式,对其结构进行了优化,最后在FPGA上设计并实现了一个高性能的32位......
描述了在8位微程序控制的模型计算机中，通过编程实现了Booth算法的运算过程。对Booth算法进行了分析，绘出了实现Booth算法的流程图，编......
在Booth算法的基础上,结合MIPS 4KC微处理器中的流水线结构和乘法器的工作过程,提出了一种改进的Booth乘法器的设计方法,并采用全......
为了实现RV32IM处理器中整数乘法的操作,对RISC-V指令集中整数乘法的"M"标准扩展进行实现.设计中对于乘法指令的实现,采用基4的Boo......
为了提高乘法器的综合性能，从3个方面对乘法器进行了优化设计。采用改进的Booth算法生成各个部分积，利用跳跃式Wallace树结构进行部......
设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优......
数字信号处理技术可以应用于许多领域,FIR数字滤波器在数字信号处理中起到很关键的作用,它主要由串行、并行、并行流水线及并行流......
AVP335是一款32位高性能浮点型的数字信号处理器(DSP),具有非常丰富的片内外设与大量的片内存储,它的浮点处理单元(FPU)具有非常强......
Booth算法是定点补码乘法的基本运算方法。一般文献中,Booth算法都是通过校正法演变过度而来的,但校正法的运算规律不统一,硬件控......
在数字信号处理中经常需要进行乘法运算,乘法器的设计对整个器件的性能有很大的影响,在此介绍20×18比特定点阵列乘法器的设计。采......
通过对整数乘法的研究给出了基于移位运算和加法运算的不定长整数乘法的算法,根据所提算法给出了基于双链表整数的乘法算法实现的......
在Booth算法的基础上,提出了一个适用于多媒体加速单元(Multimedia Accelerator) 的乘法器IP核设计。通过增加一位符号位,本设计支......
随着自动化控制芯片的应用领域越来越广,功能越来越强大,其设计的复杂度和对其性能的要求也就越来越高。控制芯片关键的部件是接口......
随着VLSI技术的发展,作为CPU与DSP中数据路径上的关键部件之一的乘法器也从过去由软件完成逐渐演变成为一个重要的硬件部件。本文......
可编程逻辑器件 FPGA 和 CPLD 正越来越多地替代 ASIC 和 DSP 器件用于实现数字信号处理算法,基于 FPGA/CPLD 器件的信号处理系统......
本文针对典型32位乘法,对Booth算法产生的部分积重新合理分组,采用CSA和4-2压缩器的混合电路结构,对传统的Wallace树型乘法器进行......
介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 ......
本文介绍了一种32位定点运算部件的设计方案和实现结果。该定点运算部件包括加法器、移位器、乘法器、除法器等部件。加法器使用先......
本文主要研究基于F206DSP的40/32位浮点/整数乘法器设计。内容包括乘法的补码算法,乘法器的阵列选择,进位选择加法电路的实现以及......
在多媒体及通讯领域,一般要涉及到大量的数据运算,比如:音视频处理中的离散余弦变换及逆变换、快速傅立叶变换、GSM通讯系统的编码......
为了优化乘法器的延时以及功耗,提高乘法器的性能,针对乘法器的部分积压缩部分设计了新型的压缩器以及新型的压缩算法,在此基础上......
